過去十年以來，從消費(fèi)應(yīng)用、網(wǎng)絡(luò)或防御系統(tǒng)（包括傳感器）開始的不同應(yīng)用領(lǐng)域都受到半導(dǎo)體 VLSI 電路技術(shù)的影響。對(duì)于 ASIC （SoC），功率、性能（時(shí)間）和面積始終是設(shè)計(jì)中的挑戰(zhàn)因素。基于用戶應(yīng)用，過去對(duì)上述一項(xiàng)或全部因素進(jìn)行優(yōu)化。除了 PPA，處理 IC 結(jié)構(gòu)測(cè)試 -DFT 時(shí)間也成為一項(xiàng)具有挑戰(zhàn)性的綜合任務(wù)。隨著設(shè)計(jì)復(fù)雜性與日俱增——由于摩爾定律，使用傳統(tǒng)的 DFT 掃描方法可以測(cè)試 ASIC，但它會(huì)導(dǎo)致更高的測(cè)試數(shù)據(jù)量和非線性測(cè)試時(shí)間增加。早些時(shí)候，測(cè)試成本是實(shí)施掃描壓縮時(shí)唯一考慮的因素。任何壓縮技術(shù)的關(guān)鍵要求是保持與標(biāo)準(zhǔn)（未壓縮）相比的高測(cè)試質(zhì)量。測(cè)試壓縮比在減少總測(cè)試時(shí)間方面起著至關(guān)重要的作用。在本文中，我們主要關(guān)注一種在不影響測(cè)試質(zhì)量的情況下使用芯片頂部的最佳測(cè)試通道數(shù)量來減少測(cè)試時(shí)間的方法。

一、 簡(jiǎn)介

正如名稱所定義的，ASIC 專為特定應(yīng)用而設(shè)計(jì)?？梢允褂貌煌募夹g(shù)來創(chuàng)建 ASIC，但由于高可靠性和低成本，CMOS 很常見。對(duì)于 ASIC（SoC 設(shè)計(jì)）來說，功耗、性能（時(shí)間）和面積是設(shè)計(jì)中的挑戰(zhàn)因素?；谶@些因素的應(yīng)用權(quán)重取決于ASIC。在這里，圖 1 顯示了不同的應(yīng)用，表 I 列出了因素的權(quán)重。

表 I

功率、面積和時(shí)間比較

二、 ASIC設(shè)計(jì)中對(duì)掃描壓縮的需求

早些時(shí)候，測(cè)試人員成本是實(shí)施掃描壓縮時(shí)唯一考慮的因素。測(cè)試模式的數(shù)量取決于測(cè)試數(shù)據(jù)量和測(cè)試時(shí)間。模式截?cái)噙x項(xiàng)會(huì)導(dǎo)致測(cè)試覆蓋率降低，最終會(huì)增加運(yùn)送給客戶的百萬分之二的缺陷零件 （DPM），這會(huì)影響良率。因此，為了避免由于測(cè)試質(zhì)量低而導(dǎo)致測(cè)試逃逸的增加，業(yè)界已經(jīng)認(rèn)識(shí)到測(cè)試模式壓縮的必然需求。下一代 ASIC （SoC） 設(shè)計(jì)流程具有更復(fù)雜的結(jié)構(gòu)，這會(huì)導(dǎo)致具有新的故障模型和額外的測(cè)試模式來檢測(cè)這些故障模型，并且壓縮也有助于解決該因素。

掃描壓縮結(jié)果如下：

? 減少掃描數(shù)據(jù)內(nèi)存的需求

? 減少每個(gè)零件的測(cè)試應(yīng)用時(shí)間

? 減少所需掃描通道的數(shù)量

? 減少串行負(fù)載模式的仿真時(shí)間

A. 壓縮技術(shù)簡(jiǎn)介

與標(biāo)準(zhǔn)（未壓縮）ATPG 相比，任何壓縮技術(shù)的關(guān)鍵要求是保持較高的測(cè)試質(zhì)量。壓縮技術(shù)基于傳統(tǒng)的確定性 ATPG，并使用相同的故障模型通過熟悉的流程獲得相似的測(cè)試覆蓋率 。它通過改進(jìn)掃描測(cè)試數(shù)據(jù)的壓縮和減少測(cè)試時(shí)間來擴(kuò)展ATPG 。它通過使用少量掃描通道控制大量?jī)?nèi)部掃描鏈來實(shí)現(xiàn)掃描測(cè)試數(shù)據(jù)的壓縮。

B. 基本壓縮術(shù)語

對(duì)于壓縮，外部掃描鏈稱為掃描通道，以將它們與核心內(nèi)的內(nèi)部掃描鏈區(qū)分開來。它們的數(shù)量明顯少于內(nèi)部掃描鏈的數(shù)量。鏈通道比的確定，定義了設(shè)計(jì)的壓縮，直接影響測(cè)試覆蓋率和測(cè)試數(shù)據(jù)量。有效的壓縮取決于掃描鏈和掃描通道。

壓縮可以表示為 ATPG 的測(cè)試器內(nèi)存與壓縮的比率，也可以表示為 no。ATPG 與壓縮的測(cè)試周期。由于沒有。通道數(shù)是相同的，兩個(gè)計(jì)算將是等效的 。

壓縮是兩個(gè)因素的函數(shù)：

* Chain-to-channel ratio：掃描鏈（內(nèi)部到核心）與掃描通道（外部）的比率

* 每個(gè)圖案的移位周期數(shù)的變化（掃描鏈的數(shù)量、掃描單元的數(shù)量和每個(gè)圖案的初始周期）。

三、S can 壓縮分析

我們只能直接控制鏈與通道的比率。然而，這三個(gè)因素是相關(guān)的。內(nèi)部掃描鏈與外部掃描通道的比率越高，每個(gè)模式的壓縮率越高，但壓縮分析將為您提供壓縮的估計(jì)計(jì)算，因?yàn)槟淖兞瞬煌囊蛩亍?/p>

A. 什么是分析壓縮？

通常掃描通道的數(shù)量取決于硬件資源，例如 ATE 上的測(cè)試通道和可用于測(cè)試的頂層設(shè)計(jì)引腳。但是，為了有效壓縮，我們可以更改掃描鏈要求。壓縮分析命令適用于不同鏈通道比對(duì)測(cè)試數(shù)據(jù)的影響，而無需修改您的芯片設(shè)計(jì)。壓縮分析有助于確定壓縮結(jié)構(gòu)的鏈通道比、測(cè)試覆蓋率和測(cè)試數(shù)據(jù)量。

B. 壓縮分析是如何工作的？

它分兩步分析應(yīng)用程序的壓縮。

兩個(gè)步驟如下：

1. 分析插入掃描的設(shè)計(jì)并給出測(cè)試覆蓋率開始下降的最大鏈通道比范圍。

2. 計(jì)算指定鏈與通道比率的硬件配置，生成臨時(shí)測(cè)試模式，并返回壓縮配置的測(cè)試數(shù)據(jù)統(tǒng)計(jì)［4］。

C. 壓縮分析流程：

1. 檢查當(dāng)前掃描配置并計(jì)算通道/鏈比率。

一個(gè)。根據(jù)壓縮配置，它將為您提供估計(jì)的壓縮比。（檢查 intest/extest 配置報(bào)告）。

2. 用現(xiàn)有的掃描配置寫出掃描設(shè)計(jì)網(wǎng)表并生成運(yùn)行模式。

3. 在模式生成開始之前添加analyze_compression 命令。（在模式生成之前）［4］。

4. 此命令將幫助分析壓縮并在模式生成階段結(jié)束時(shí)為您提供以下統(tǒng)計(jì)信息。

該工具分析設(shè)計(jì)并返回一系列鏈與通道比率值，從故障覆蓋率下降可忽略不計(jì)的比率開始，到故障覆蓋率下降 1% 的比率結(jié)束，如下所示：

圖 2 壓縮分析數(shù)據(jù)

6. 對(duì)于可忽略的故障覆蓋率下降，選擇相應(yīng)的通道鏈比值并重新計(jì)算通道數(shù)。

7. 更新的通道數(shù)將是實(shí)現(xiàn)高壓縮所需的最小通道，故障覆蓋率下降可忽略不計(jì)。

表三

結(jié)果比較

基于Flow，進(jìn)行了通道縮減實(shí)驗(yàn)，表2顯示了通道與鏈比、壓縮比、覆蓋和模式數(shù)的結(jié)果比較。

四。 對(duì)分層測(cè)試的影響

致力于尖端技術(shù)會(huì)導(dǎo)致頂級(jí) ASIC/SoC 的引腳數(shù)減少。有限的引腳將在頂層用于測(cè)試，大多數(shù)時(shí)候這些引腳在功能引腳之間共享。管腳的數(shù)量在頂層受到限制。使用以下示例，我們可以檢查塊級(jí)掃描通道減少在芯片級(jí)協(xié)作期間的幫助。考慮下圖所示的場(chǎng)景。

使用不同的案例/場(chǎng)景，我們將檢查掃描通道減少如何在頂層提供幫助。

1） 案例 1：考慮我們有 3 個(gè)塊內(nèi)核可用并且在芯片頂層有兩個(gè)實(shí)例可用的場(chǎng)景。每個(gè)核心運(yùn)行 4 個(gè)掃描通道，如圖 3（a） 所示。在芯片頂層模式生成和仿真期間，所有三個(gè)實(shí)例都將成組使用。3 個(gè)核心/塊 * 2 個(gè)實(shí)例 = 6 個(gè)頂級(jí)實(shí)例?？紤]我們將有 12 個(gè)頻道可用。為了適應(yīng)所有 6 個(gè)實(shí)例，我們需要為模式生成創(chuàng)建 2 個(gè)模式，如圖 3（b） 所示。

圖 3（b）。分層測(cè)試的概念圖

因此，在這種情況下，我們需要?jiǎng)?chuàng)建總共 2 個(gè)組來容納所有實(shí)例（每個(gè) 3 個(gè)）以使用 12 個(gè)可用的掃描通道?，F(xiàn)在讓我們看另一個(gè)案例。

2） Case2：在這種情況下考慮使用analyze_compression。我們已經(jīng)完成了掃描通道縮減，每個(gè)內(nèi)核使用的掃描輸入/輸出通道數(shù)為 2，如圖 4（a） 所示。讓我們檢查統(tǒng)計(jì)數(shù)據(jù)。3 個(gè)核心塊 * 2 個(gè)實(shí)例 = 6 個(gè)實(shí)例，頂部可用的總掃描通道為 12。每個(gè)塊將僅使用 2 個(gè)通道，因此使用的總通道為 6 個(gè)通道?？紤]到這一點(diǎn)，我們現(xiàn)在可以在 1 模式下容納所有 6 個(gè)實(shí)例，如圖 4（b） 所示。測(cè)試時(shí)間將減少一半。

圖 4（b）。分層測(cè)試的概念圖

V. 增加壓縮和模式膨脹之間的權(quán)衡

1） 壓縮比

掃描通道數(shù)的減少導(dǎo)致更高的壓縮比。平衡壓縮目標(biāo)與測(cè)試資源和設(shè)計(jì)需求也很重要。使用不必要的大壓縮目標(biāo)可能會(huì)對(duì)壓縮、測(cè)試質(zhì)量和芯片設(shè)計(jì)布局產(chǎn)生不利影響。

2） 較低的測(cè)試覆蓋率

較高的壓縮比會(huì)增加每個(gè)測(cè)試模式的壓縮率，但也會(huì)增加生成無法壓縮的測(cè)試模式的可能性，并可能導(dǎo)致測(cè)試覆蓋率降低。

3） 模式通貨膨脹

更高的壓縮比也減少了動(dòng)態(tài)壓實(shí)可以適應(yīng)測(cè)試模式的故障數(shù)量。這可以增加檢測(cè)這些故障的測(cè)試模式的總數(shù)。

為了減輕較高壓縮對(duì) ATPG 覆蓋率和模式數(shù)量的影響，在分析壓縮期間，選擇通道與鏈的比率值，以使對(duì)覆蓋率的影響可以忽略不計(jì)。

結(jié)論

在本文中，我們檢查了掃描壓縮確實(shí)有助于減少 ASIC 設(shè)計(jì)中的測(cè)試時(shí)間 （DFT），但掃描通道減少也是一種有助于頂層測(cè)試時(shí)間的方法。根據(jù)示例案例研究，我們可以確定有效壓縮所需的最小通道數(shù)，以及它如何影響其他參數(shù)，如鏈通道比、壓縮比和測(cè)試時(shí)間。如今在半導(dǎo)體行業(yè)，這些因素被廣泛用于節(jié)省測(cè)試成本。

作者：Chintan Panchal，Charu Patel

審核編輯：郭婷