任何芯片IO都有輸入電容,通常為2pf左右,加上寄生電容,大約3ps。這個電容相當于負載電容,高速信號在這個電容上建立電壓,相當于給電容充電,電容的充電公式是:
V0是電容初始電壓,Vu充滿后的電壓值,假設V0=0V。那么上面公式簡化為:
當t = RC時,Vt = 0.63Vu;
當t = 2RC時,Vt = 0.86Vu;
當t = 3RC時,Vt = 0.95Vu;
當t = 4RC時,Vt = 0.98Vu;
當t = 5RC時,Vt = 0.99Vu;
我們平時用的時間常數τe指電容兩端電壓從0V上升到1-1/e=1-37%=63%所需的時間(e=2.71828);
利用上述公式,計算出上升時間10%~90%所需要的時間是:
如果傳輸線阻抗50Ω,Cin=3pf,則τ10-90=0.33ns。如果信號的上升時間小于0.33ns,電容的充放電效應將會影響信號的上升時間。如果信號的上升時間大于0.33ns,這個電容將使信號上升時間增加越0.33ns
負載電容對信號上升沿的直接影響就是延長了上升時間,如下圖:
線路中途容性負載對信號的影響
測試焊盤,過孔,封裝引線或者連接到互連線中途的短樁線,都有寄生電容,相當于容性負載。這些容性負載通常是pf級別。
假設這些容性負載導致阻抗突變為25Ω,這導致信號傳輸到這里,有負的信號被反射,然后入射信號降低。當信號到達負載端后返回,在這個點,又有負的信號返回到負載端。從波形上看就是信號幅度下降,下沖,振鈴,上升時間增加。
下面計算一下線路中途負載電容的阻抗:
假設上升沿是線性的dV/dt=V/Tr;
如果C很小,則Zcap很大,如果遠遠大于50Ω,那么與傳輸線的阻抗并聯,幾乎不影響整個傳輸線阻抗。如果Zcap的值與傳輸線相當,它與傳輸線50Ω并聯,形成比50Ω小的阻抗,就會引起信號完整性問題。
經驗法則是Zcap>5x50Ω,就不會引起信號完整性問題。帶入上述公式:
也即是:
假設上升時間是1nf,則允許的電容量為4pf;如果上升時間是0.25ns,則允許的電容量是1pf。
容性突變對信號上升時間的影響有一個經驗公式:
50Ω傳輸線,對于2pf容性突變,傳輸信號的10-90%上升時間增加約50x2pf=100ps。50%門限的延遲累加約為0.5x50x2pf=50ps。
50%門限的延遲成為延遲累加,用這個衡量電容突變對延遲的影響比較準確。上面的經驗公式比較準確,下面是仿真結果,基本能吻合:
要想降低電容突變對信號上升沿的影響,如果電容降低不了,就只能降低傳輸線阻抗了。
審核編輯 :李倩
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原文標題:電容對信號上升沿的影響
文章出處:【微信號:mcu168,微信公眾號:硬件攻城獅】歡迎添加關注!文章轉載請注明出處。
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