色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復
登錄后你可以
  • 下載海量資料
  • 學習在線課程
  • 觀看技術視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
电子发烧友
开通电子发烧友VIP会员 尊享10大特权
海量资料免费下载
精品直播免费看
优质内容免费畅学
课程9折专享价
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog的塊語句fork...join 和 begin...end

FPGA之家 ? 來源:FPGA之家 ? 作者:FPGA之家 ? 2022-06-09 10:30 ? 次閱讀

1. 塊語句有兩種,一種是 begin-end 語句, 通常用來標志()執(zhí)行的語句;一種是 fork-join 語句,通常用來標志()執(zhí)行的語句。

答案:順序,并行

解析:

(1)begin_end順序塊,用于將多條語句組成順序塊,語句按順序一條一條執(zhí)行(除了帶有內(nèi)嵌延遲控制的非阻塞賦值語句),每條語句的延遲時間是相對于由上一條語句的仿真時間而言;

(2)fork-join并行塊,塊內(nèi)語句同時執(zhí)行。

2. 塊語句,下面這段語句中,第 40 時刻上,A、B 的值各是多少?


reg A;reg B;initial begin    fork        begin            A = 1;            #20 A = 0;    #30A=1;            #50 A = 0;        end        begin            B = 1;            #20 B = 0;            #30 B = 1;            #50 B = 0;        end    joinend

答案:A = 0,B = 0

解析:

塊語句有兩種,begin...end 和 fork...join,其中 fork...join 是并行塊,begin...end 是順序執(zhí)行塊,可以相互嵌套

上面,兩個 begin...end 之間是并行的,而各自 begin...end 內(nèi)部是順序執(zhí)行,A 和 B 的賦值邏輯是一樣的,所以要么都是 1,要么都是 0。

按照順序執(zhí)行,A 前 20 個時間單位是 1,然后持續(xù) 30 個時間單位的 0,所以 40 時刻是 0,同理 B 也是 0

228548d8-e784-11ec-ba43-dac502259ad0.png

審核編輯 :李倩


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • Verilog
    +關注

    關注

    28

    文章

    1366

    瀏覽量

    111812
  • 順序
    +關注

    關注

    0

    文章

    14

    瀏覽量

    22174

原文標題:Verilog 的塊語句 fork...join 和 begin...end

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關注!文章轉載請注明出處。

收藏 0人收藏

    評論

    相關推薦
    熱點推薦

    詳解TIA Portal SCL編程語言中的IF語句

    IF 語句是編程中最基本和最重要的控制結構之一,它的主要作用是根據(jù)條件決定程序的執(zhí)行路徑,IF 語句是編程中實現(xiàn)邏輯判斷和決策的基礎。
    的頭像 發(fā)表于 05-24 15:01 ?340次閱讀
    詳解TIA Portal SCL編程語言中的IF<b class='flag-5'>語句</b>

    FPGA Verilog HDL語法之編譯預處理

    語句)。Verilog HDL編譯系統(tǒng)通常先對這些特殊的命令進行“預處理”,然后將預處理的結果和源程序一起在進行通常的編譯處理。
    的頭像 發(fā)表于 03-27 13:30 ?462次閱讀
    FPGA <b class='flag-5'>Verilog</b> HDL語法之編譯預處理

    尋找verilog高手,有報酬

    我采集了一電路板正常工作時的數(shù)據(jù),基于這些數(shù)據(jù)我想用EPM7128slc84-15(sys_clk:50Mhz)測試電路板,尋求一位verilog高手,有償
    發(fā)表于 03-08 16:31

    Verilog 與 ASIC 設計的關系 Verilog 代碼優(yōu)化技巧

    Verilog與ASIC設計的關系 Verilog作為一種硬件描述語言(HDL),在ASIC設計中扮演著至關重要的角色。ASIC(Application Specific Integrated
    的頭像 發(fā)表于 12-17 09:52 ?896次閱讀

    Verilog 測試平臺設計方法 Verilog FPGA開發(fā)指南

    Verilog測試平臺設計方法是Verilog FPGA開發(fā)中的重要環(huán)節(jié),它用于驗證Verilog設計的正確性和性能。以下是一個詳細的Verilog測試平臺設計方法及
    的頭像 發(fā)表于 12-17 09:50 ?1019次閱讀

    Verilog與VHDL的比較 Verilog HDL編程技巧

    Verilog 與 VHDL 比較 1. 語法和風格 VerilogVerilog 的語法更接近于 C 語言,對于有 C 語言背景的工程師來說,學習曲線較平緩。它支持結構化編程,代碼更直觀,易于
    的頭像 發(fā)表于 12-17 09:44 ?1456次閱讀

    如何自動生成verilog代碼

    介紹幾種自動生成verilog代碼的方法。
    的頭像 發(fā)表于 11-05 11:45 ?922次閱讀
    如何自動生成<b class='flag-5'>verilog</b>代碼

    Verilog硬件描述語言參考手冊

    一. 關于 IEEE 1364 標準二. Verilog簡介三. 語法總結四. 編寫Verilog HDL源代碼的標準五. 設計流程
    發(fā)表于 11-04 10:12 ?4次下載

    system verilog語言簡介

    ICer需要System Verilog語言得加成,這是ICer深度的表現(xiàn)。
    發(fā)表于 11-01 10:44 ?0次下載

    Verilog HDL的基礎知識

    本文繼續(xù)介紹Verilog HDL基礎知識,重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務語法知識。
    的頭像 發(fā)表于 10-24 15:00 ?1052次閱讀
    <b class='flag-5'>Verilog</b> HDL的基礎知識

    GPIO Init函數(shù)結尾沒有begin end用戶編輯區(qū)域,為什么?

    MX_GPIO_Init初始換函數(shù)結尾沒有begin end用戶編輯區(qū)域,但是在其他初始化函數(shù)后有編輯區(qū)域,并且在main.c文件每個初始化后方也沒有用戶編輯界面,如果想要在初始化結尾做一些事情,在
    發(fā)表于 09-26 06:08

    命中順序仲裁verilog如何優(yōu)化設計?

    ; hit_ID <= 3\'d0; end else begin case (state) state_4: begin//第四列判斷 if(sync_valid[3]) beg
    發(fā)表于 09-22 20:56

    FPGA Verilog HDL有什么奇技巧?

    reg 變量,因為 initial 是不可綜合的,只能在仿真環(huán)境中使用,用于初始化寄存器、內(nèi)存或執(zhí)行仿真期間的其他任務。 但在 FPGA 設計中,可以使用默認賦值或者使用有條件的賦值語句來為 reg
    發(fā)表于 09-12 19:10

    FPGA學習筆記---基本語法

    ... default ... endcase 7、連續(xù)賦值:assign, 問號表達式(?:) 8、always模塊:敏感表可以是電平、邊沿信號 9、begin...end(代碼?) 10、任務定義
    發(fā)表于 06-23 14:58

    Verilog:【8】基于FPGA實現(xiàn)SD NAND FLASH的SPI協(xié)議讀寫

    ; end S_INIT: begin //send 11 bytes on power(at least 74 SPI clocks) if(spi_wr_ack == 1\'b1) begin
    發(fā)表于 06-21 17:58
    主站蜘蛛池模板: 亲嘴扒胸摸屁股视频免费网站 | 忘忧草在线影院WWW日本动漫 | 久久大香线蕉综合爱 | 手机免费毛片 | 把腿张开再深点好爽宝贝动态图 | 免费精品美女久久久久久久久 | 么公在浴室了我的奶 | 亚洲 天堂 国产在线播放 | 小黄文纯肉污到你湿 | 偷窥美女3 | 无码人妻少妇色欲AV一区二区 | 国产午夜在线精品三级a午夜电影 | 欧美国产一区二区三区激情无套 | 久热在线这里只有精品7 | 久久热在线视频精品1 | 青草影院内射中出高潮-百度 | 久久久久琪琪精品色 | 男女肉大捧进出全过程免费 | qvod在线电影 | 午夜福利理论片高清在线 | 别停好爽好深好大好舒服视频 | 色偷偷亚洲男人天堂 | 97夜夜澡人人爽人人模人人喊 | 美女18黄| 亚洲人精品午夜射精日韩 | 成人在线小视频 | 青春草国产成人精品久久 | 国产精品久久久久影院免费 | 国产人妻人伦精品98 | 手机毛片免费看 | 亚洲三级大片 | 国产精品亚洲高清一区二区 | 天堂色| 被滋润的艳妇疯狂呻吟白洁老七 | 亚洲国产精品一区二区第一页 | 精品视频一区二区三三区四区 | 黑人巨大两根一起挤进欧美 | 亚洲 欧美 国产 综合 在线 | 俄罗斯17vidio| 女教师苍井空体肉女教师S242 | 乳液全集电影在线观看 |

    電子發(fā)燒友

    中國電子工程師最喜歡的網(wǎng)站

    • 2931785位工程師會員交流學習
    • 獲取您個性化的科技前沿技術信息
    • 參加活動獲取豐厚的禮品