1、前言

FPGA端掛載DDR時，對FPGA引腳的約束和選擇并不是隨意的，有一定的約束規則，一般可以通過利用vivado工具中的pin assignment去選擇合適的位置輔助原理圖設計。

2、DDR3約束規則

XILINX 7series FPGA支持高性能存儲接口，對于DDR來說分為數據(DQ,DQS,DM)和控制(地址和控制信號)兩類引腳，在和FPGA互聯時，DDR數據部分以字節組為單位，即每8個數據線和對應的DQS和DM數據掩碼作為一組，對于64位DDR來說就有8個字節組。DDR控制部分不分組，可以任意接在同一的IO BANK內，但不能跨BANK放置。

FPGA的IO BANK有50 pins，劃分為4個區域(4*12)和2個VRN/VRP管腳，DDR字節組(8DQ+2DQS+1DM)需要放在FPGA bank 區域(12 pins)里，同一個區域內除了DQS需要接在DQS位置，其余管腳可以在區域內任意換位置，區域里多余的管腳可以用于接其他控制信號(除RAS_NCAS_NWE_NCS_NODT等)。

當系統時鐘推薦放置在地址控制IO BANK內，并且應當放置在SRCCMRCCDQS等位置上，當存在多個時鐘CK時應該將其放置在同一字節區域內

單個DDR接口不允許使用超過3個IO BANK，并且當使用3個BANK時，地址控制部分必須在中間BANK的位置，且不允許跨BANK分布。

VRN/VRP一般用作數控阻抗DCI，但是特殊情況下也可以用作地址控制管腳。

為了減小PCB設計復雜性，通常PCB布線時需要換pin以方便走線，減小布線交叉的情況，布線時允許換pin的原則有：

1、數據部分字節區域內部可以任意換pin(除DQS專用引腳)

2、數據部分字節區域之間可以任意互換

3、地址控制部分可以在對應bank 內任意字節區域之內或者之間進行換pin，但是要保證CK信號放在srccmrccdqs等pn對上。

3、利用VIVADO輔助原理圖設計

使用vivado IPCORE進行設置時可以看到比較典型的64位DDR3的引腳分配。

具體到管腳上的分配可以查看IP CORE的XDC約束文件看到，根據約束去輔助原理圖設計，保證設計可用性。

3、DDR3 IP核時鐘需求

首先了解DDR的工作時鐘和內核時鐘與數據速率的關系。下圖可知工作時鐘=數據速率/2，(因為DDR在時鐘上下降沿都采樣數據)，內核時鐘=數據速率/8(數據預取bit為8)，因此工作時鐘和內核時鐘之間的關系就是4：1的關系，如果是數據速率為1600M的DDR3，工作時鐘應該是800M，用戶時鐘為200M，同時系統還需要一個200M固定參考時鐘用于延時調整，這幾個時鐘通常利用輸入系統參考時鐘(外部晶振參考時鐘或者內部PLL輸出時鐘)經過DDR內部PLL鎖出工作時鐘、用戶時鐘、參考時鐘。

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原文標題：XILINX 7series FPGA掛載DDR3之引腳約束

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審核編輯：湯梓紅