明德揚的JESD204B采集卡項目綜合上板后，可以使用上位機通過千兆網來配置AD9144和AD9516板卡，實現高速ad采集。最終可以在示波器和上位機上采集到設定頻率的正弦波。本文重點介紹JESD204B時鐘網絡。

一，JESD204B時鐘網絡原理概述

本文以JESD204Bsubclass1來討論時鐘的時序需要以及TI時鐘芯片方案的實現。任何一個串行協議都離不開幀和同步，JESD204B也不例外，也需要收發雙方有相同的幀結構，然后以一種方式來同步，即辨別起始。JESD204B是以時鐘信號的沿來辨別同步的開始，以及通過一定的握手信號使得收發雙方能夠正確識別幀的長度和邊界，因此時鐘信號及其時序關系對于JESD204B就顯得極其重要。下圖是典型的JESD204B系統的系統連接：

Device Clock是器件工作的主時鐘，一般在數模轉換器里為其采樣時鐘或者整數倍頻的時鐘，其協議本身的幀和多幀的時鐘也是基于Device Clock.SYSREF是用于指示不同轉換器或者邏輯的Device Clock的沿，或者不同器件間Deterministic latency的參考。如下圖所示，Device Clock和SYSREF必須滿足的時序關系。

SYSREF的第一個上升沿要非常容易的能被Device Clock捕捉到，這樣就需要SYSREF和Device Clock滿足上圖的時序關系。通常會因為PCB的線長以及時鐘器件不同通道輸出時的Skew，會帶來一定的誤差，Device Clock的上升沿不一定正好在SYSREF的脈沖的正中間，工程上只要在一定范圍內就能保證JESD204收發正常工作。

二，明德揚JESD204B項目時鐘網絡介紹

明德揚JESD204B采集卡項目使用Xilinx的KC705開發板，外接的DA板卡包含ad9144芯片和ad9516時鐘芯片。

該項目由FPGA發送一個源時鐘到ad9516芯片，接著由ad9516芯片輸出4個時鐘，其中2個時鐘輸送到FPGA，另外2個時鐘輸送到ad9144芯片。具體架構如下圖：

AD9516介紹

AD9516，這是一個由ADI公司設計的14路輸出時鐘發生器，具有亞皮秒級抖動性能，還配有片內集成鎖相環(PLL)和電壓控制振蕩器(VCO)。片內VCO的調諧頻率范圍為2.55 GHz至2.95 GHz?；蛘撸部梢允褂米罡?.4 GHz的外部VCO/VCXO。

AD9516有6路(3對)LVPECL輸出，4路(2對)LVDS輸出以及8路LVCMOS(每個LVDS可以作為2路LVCMOS)輸出。每對之間共享數值為1-32的分頻數值，因此，每對LVPECL或者LVDS輸出的時鐘頻率是相同的。LVPECL輸出可達1.6GHz,LVDS輸出可達800MHz,LVCMOS可達250MHz。輸入參考時鐘頻率和VCO工作頻率有如關系： Fvco=(Fref/R)*(P*B+A)

每路輸出還有單路的分頻因子(1-32)可以配置，通過參考時鐘的選擇，內部P、B、A寄存器以及每路分頻寄存器的配置，可以得到我們想要的時鐘。

以上就是關于明德揚JESD204B的時鐘網絡的介紹，明德揚可承接基于JESD204B的高速數據傳輸項目，若想了解更多，感興趣的同學可以留言相互討論！