一、前言

畢業(yè)論文答辯結束，閑下來寫篇文章。芯片研發(fā)人員都在Linux系統(tǒng)下借助各種EDA工具和代碼語言完成工作，因此提高代碼開發(fā)效率，熟練運用開發(fā)工具是十分必要的。本文講述VIM編輯神器的verilogHDL自定義模板調用以及VCS仿真軟件的基本使用方式。

二、VIM編輯器自定義模板調用

在之前的博文中談到過GVIM編輯器中可以通過調用模板來生成重復性代碼，但沒有介紹自定義模板的方式。關于VIM的安裝與配置詳細內容，見參考文獻1。這里主要用到VIM的用戶配置文件：.vimrc（若沒有新建該文件并編輯），我們在用戶目錄下使用ls -al命令可以看到該文件：

使用VIM編輯器打開VIM配置文件，以下部分是在文件底部自行添加的命令：

:ab Shixu always@(posedge clk or negedge rst_n)beginif(~rst_n)beginendelse beginendend :ab Zuhe always@(*)beginend :ab Counter always@(posedge clk or negedge rst_n)beginif(~rst_n)begincnt <= 0;endelse if(add_cnt)beginif(end_cnt)cnt <= 0;elsecnt <= cnt + 1'b1;endendassign add_cnt = ;assign end_cnt = add_cnt && cnt == - 1; :ab Width_func function integer clogb2 (input integer bit_depth);beginfor(clogb2=0;bit_depth>0;clogb2=clogb2+1)bit_depth = bit_depth >> 1;endendfunction :ab Clock initial beginclk = 0;forever begin#(CYC/2.0);clk=~clk;endend :ab Reset initial beginrst_n = 1;#1;rst_n = 0;#(RST_TIM*CYC) rst_n = 1;end

自定義模板的格式為 :ab