“過去12年，中國集成電路建立了完整的芯片工業體系，并且保持了高速增長”，02專項技術總師、中國集成電路創新聯盟副理事長兼秘書長葉甜春，在ICDIA 2022開幕式上，談及中國集成電路的未來發展時，表示，“實行創新戰略，路徑創新、換道突圍才是出路。其中，架構創新、電子設計工具(EDA)智能化、硬件開源化等技術創新將成為新焦點。”

近期，中國集成電路設計創新大會暨 IC 應用博覽會(ICDIA 2022)在無錫太湖國際博覽中心盛大舉行。來自國內外近70家的集成電路企業在會上展示了各自最新的產品與技術。國家相關部委和地方領導、行業專家以及業界代表近1000人參加了會議。作為國內數字驗證EDA領域頭部企業，芯華章受邀參與IC設計創新論壇、人工智能與物聯網創新論壇，圍繞復雜芯片驗證需求等話題，分享芯華章的創新思路。

方興未艾 I AIoT帶來驗證挑戰

在逐漸邁入智能社會的今天，AIoT技術逐漸深入落地到各種場景。AIoT技術帶來的巨大市場價值也讓人們有目共睹。艾瑞咨詢數據預測, 2022年國內AIoT市場規模將超過7500億元。

人工智能技術伴隨著多場景應用，所需要的AI超大模型正快速演進，伴隨而來的是對AI芯片需求的猛漲。AI芯片是AIoT產業中的核心一環，同時也是世界高科技產業競爭中絕對的焦點，而IC設計更是芯片產業鏈中舉足輕重的存在。

“技術的發展與市場需求息息相關，人們對智能化的要求越高，就越是需要借助更高效的算力以獲得更快的響應。值此背景下，比傳統通用芯片在算力及功耗上更加具備優勢的AIoT芯片就應運而生，也對數字驗證提出了更高的要求。”芯華章科技產品與業務規劃總監楊曄表示。

眾所周知，AI類復雜SoC芯片處理流程有三個特點：數據復雜、計算復雜、模型復雜。這導致AI芯片的架構一般都特別復雜。多種通用和專用的計算單元、多種存儲單元、硬件和軟件都需要緊密交互，才能高效完成AI處理流程。這樣的AI芯片架構，在實現AISoC原型驗證時會有很多困難：設計復雜，多片分割困難;大容量SRAM在FPGA芯片上實現資源不夠;軟硬件集成驗證要求更高;產品迭代周期短，要求設計驗證周期縮短;多樣化的傳感器數據硬件接口需要在FPGA原型上物理驗證等。

“基于FPGA硬件和擁有自主知識產權的全流程軟件，芯華章自主研發的高性能FPGA原型驗證系統樺捷(HuaPro-P1)，可以有效解決以上痛點，幫助SoC/ASIC芯片客戶實現設計原型的自動綜合、分割、優化、布線和調試，從而有效減少用戶人工投入，提升系統驗證與軟件開發效率，縮短芯片設計周期，給AI SoC芯片的驗證帶來完整、高效的解決方案。”楊曄表示。

返本還源 I 系統引領芯片創新

當從微觀的技術應用回到更宏觀的行業視角，我們會發現復雜SoC芯片面臨的考驗，遠不止AI帶來的算力與架構難關。一方面，長期作為半導體發展“金科玉律”的摩爾定律，正在受到物理極限與經濟性的雙重挑戰，芯片創新向多維度發展;另一方面，新興應用領域飛速發展，帶來需求急劇分化的同時，創新周期卻不斷縮短，占據芯片設計過半時間的驗證環節壓力巨大。

“未來，系統應用將是芯片設計的核心驅動力。驗證技術要面向電子系統，打造融合統一的底層基座，提供智能化融合解決方案，賦能芯片到系統的完整創新周期。”芯華章科技資深產品市場經理郭正給出了芯華章的解決方案。

秉承“高起點、厚積累、求創新”的發展戰略，芯華章從終局思維出發，基于全新統一的底層框架，應用新的驗證方法學，已發布五款自研數字驗證EDA產品，基本建立完整的數字驗證全流程，在多個領域實現技術創新。

比如，傳統的仿真器只能在Intel的X86服務器上運行，但芯華章的仿真器就能無縫移植到不同的處理器上;芯華章發布的數字調試產品昭曉Fusion Debug，采用完全自研的高性能數字波形格式，與主流商業波形格式相比，讀寫速度快至3倍。

加特蘭微電子汽車產品總監劉洪泉曾表示，“經過測試，通過HuaPro-P1自動化工具的輔助，在P1上實現系統原型與傳統產品相比節約了三倍以上的時間，并保持了良好性能與穩定的運行，幫助我們加快整體的芯片設計周期。”

目前，芯華章產品及服務已得到中科院半導體所、燧原科技、芯來、鯤云等數十家業內知名企業實際項目采用，為我國產業數字化升級帶來了突破性的價值。

未來，芯華章將繼續秉承產業發展需求，以需求帶動技術創新，并以技術創新反哺產業發展，助力復雜SoC芯片驗證效率提升，賦能數字化時代系統應用，打造自主可信賴的電子系統創新基石。

審核編輯：湯梓紅