基于Verilog的DDS波形發生器的分析與實現（三角波、正弦波）

最近學習了一下關于DDS的相關知識，本篇概要記錄一下自己的理解與實現。

DDS信號發生器采用直接數字頻率合成（Direct Digital Synthesis，簡稱DDS）技術，把信號發生器的頻率穩定度、準確度提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內進行精細的頻率調節。采用這種方法設計的信號源可工作于調制狀態，可對輸出電平進行調節，也可輸出各種波形。

下圖為DDS 的基本結構圖

由上圖 可以看出，DDS 主要由相位累加器、相位調制器、波形數據表以及 D/A 轉換器構成。

相位累加部分控制輸出波形頻率，相位字輸入部分來改變相位，ROM表中存儲一個周期波形的幅度值。

其中相位累加器由 N 位加法器與 N 位寄存器構成。每來一個時鐘，加法器就將頻率控制字與累加寄存器輸出的相位數據相加，相加的結果又反饋至累加寄存器的數據輸入端，以使加法器在下一個時鐘脈沖的作用下繼續與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。即在每一個時鐘脈沖輸入時，相位累加器便把頻率控制字累加一次。相位累加器輸出的數據就是合成信號的相位。相位累加器的溢出頻率，就是 DDS 輸出的信號頻率。（解釋：定義一個N位寄存器，一般為32位，如果來一個時鐘計一次，那就要計2^32次才滿，這樣太慢，因此引入頻率控制字設為A，以前以1為單位，現在以A為單位計數累加，可以控制計數更新的速度）

用相位累加器輸出的數據，作為波形存儲器的相位采樣地址，這樣就可以把存儲在波形存儲器里的波形采樣值經查表找出，完成相位到幅度的轉換。波形存儲器的輸出送到 D/A 轉換器，由 D/A 轉換器將數字信號轉換成模擬信號輸出。

一般32位累加器不會全用來輸出作為ROM地址，會根據ROM深度來適當截取高位作為地址，其余位可以作為控制頻率。例如現在ROM中存儲波形一個周期數據每個數據位寬8位，則數據范圍為0-2^8（256），但是要產生一個周期波形需要512個，因為0-256一般是上升期，256-0處于下降期，那么現在ROM深度為512，則地址位寬應為9位，2的9次方=512，則32位累加器只需高9位即可［31：23］尋址，其余位用來控制地址改變的頻率。假如現在每來一個時鐘地址變一次，那么其余位（即頻率控制字A）應設置為32‘h800000即32’b0000_0000_10000000_0000_0000_0000_0000，最高位1其實就是地址的最低位，累加器初始為0，來個時鐘沿加一次A，高9位地址變化一次。要想兩個時鐘變化一次，那么A就是32‘b0000_00000100_0000_0000_0000_0000_0000，兩個時鐘之后地址的最低位才會變化。這樣通過對頻率控制字A的設置就可以達到改變地址的變化頻率，其實就是輸出的頻率。不知道這樣說看者能否理解。

這里相位累加器位數為 N 位（N 的取值范圍實際應用中一般為 24~32），相當于把正弦信號在相位上的精度定義為 N 位，所以其分辨率為1 /2。若 DDS 的時鐘頻率為