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節(jié)節(jié)攀升的EDA硬件要求

E4Life ? 來源:電子發(fā)燒友網(wǎng) ? 作者:周凱揚(yáng) ? 2022-09-07 09:27 ? 次閱讀
晶體管的復(fù)雜程度持續(xù)走高,加上晶圓廠不斷增加的設(shè)計規(guī)則,不少IC設(shè)計公司都發(fā)現(xiàn)自己陷入了一個你追我趕的境地。半導(dǎo)體設(shè)計如今需要額外的高性能計算資源才能保證開發(fā)的速度和質(zhì)量,一旦這些資源沒到位,工程師就都會受到限制,他們自己開發(fā)的硬件在追逐性能目標(biāo)的同時,手頭的設(shè)計工具也提出了一個不低的性能指標(biāo)。

行業(yè)面臨的設(shè)計挑戰(zhàn)

如今芯片設(shè)計面臨著諸多挑戰(zhàn),成本與良率、晶體管效率、裸片尺寸限制以及功耗與性能的取舍等等。這些挑戰(zhàn)對任何公司來說都是需要攻克的難關(guān),就拿AMD來說,在他們的芯片設(shè)計中,預(yù)計2023年的邏輯門數(shù)將是2013年的225倍,要完成這樣的設(shè)計工作,所以無論是EDA還是FPGA都得加入這輪軍備競賽,而且產(chǎn)品發(fā)布周期和質(zhì)量目標(biāo)使得AMD必須保持這個節(jié)奏。
CleanShot 2022-09-06 at 16.49.45@2x
工藝演進(jìn)下的DTCO占比 / 臺積電
晶體管數(shù)量對EDA提出了更高的要求,比如AMD的Versal Premium ACAP擁有920億晶體管,未來將發(fā)布的Instinct MI300擁有1460億晶體管,而這種晶體管密度下的設(shè)計并不是單靠制造工藝的演進(jìn)就能解決的。以晶圓廠和EDA廠商不斷強(qiáng)調(diào)的DTCO(設(shè)計與工藝協(xié)同優(yōu)化)為例,在臺積電給出的數(shù)據(jù)中,5nm到16nm這個范圍內(nèi),面積上的改進(jìn)基本都是靠制造工藝的提升,而到了3nm這個節(jié)點(diǎn),DTCO所占功勞已經(jīng)近乎一半。

可如果不通過高性能計算硬件的輔助,是難以實(shí)現(xiàn)這等量級的設(shè)計自動化的。尤其是在先進(jìn)工藝的后端設(shè)計上,需要更多的多線程運(yùn)算、更長的運(yùn)行時間,也面臨著更大的內(nèi)存和數(shù)據(jù)壓力。

HPC硬件帶來的改變

無論是高性能多核CPU,還是最新GPUASIC加速器,都為EDA帶來了性能上的飛躍。比如利用了Ansys的EDA工具在應(yīng)用了AMD的Instinct GPU后,其求解器速度提高了三到六倍,而Epyc 7003處理器的超大三級緩存,也讓其在仿真工具負(fù)載上有了1.48倍的性能提升。

另一個顯而易見的趨勢,就是HPC與AI的交集。過去的HPC節(jié)點(diǎn)中,x86處理器才是負(fù)責(zé)各種工作負(fù)載的主體。盡管如今這一點(diǎn)并沒有改變,但我們可以看到AI已經(jīng)成了HPC上不可或缺性能指標(biāo),所以無論是特定域加速的AI加速器還是GPU,也都在HPC機(jī)器上普及,EDA也同樣因此受益。

比如通過AI將驗(yàn)證和測試線性化,從而直接預(yù)估綜合的結(jié)果質(zhì)量,減少對仿真的需求,又或是利用生成式AI來擴(kuò)展設(shè)計空間和完成自動優(yōu)化,以及通過AI來完成掩模優(yōu)化,進(jìn)一步提高良率等等,而這些都需要HPC硬件擁有一定的AI計算能力,才能滿足EDA愈發(fā)算法化的自動化工作。

更何況就連GPU本身的設(shè)計也開始用上AI,以英偉達(dá)的Hopper H100 GPU為例。英偉達(dá)在設(shè)計H100的算數(shù)電路時用到了深度強(qiáng)化學(xué)習(xí)模型PrefixRL,在整個H100的架構(gòu)中,就有近13000個實(shí)例是完全由AI來設(shè)計的。

可打造這樣一個模型需要的硬件資源也不可小覷,比如每個GPU的物理仿真需要用到256個CPU,訓(xùn)練一個64位加法器電路就需要32000個GPU工時。但結(jié)果是喜人的,PrefixRL AI設(shè)計出來的加法器電路與最先進(jìn)的EDA工具設(shè)計的電路性能和功能相當(dāng),但面積卻小上25%。可以看出在AI這塊,就連EDA廠商自己也還有不少提升的空間。

云端HPC的加入

可在HPC硬件如此高昂的價格下,不少IC設(shè)計公司,尤其是初創(chuàng)企業(yè),都望而卻步,因?yàn)樗麄兂惺懿黄鸫蛟爝@樣一個基礎(chǔ)設(shè)施的成本,比如有的EDA公司的專用硬件加速服務(wù)器就要千萬元一臺。哪怕自己有達(dá)標(biāo)的硬件資源,也不像EDA廠商預(yù)優(yōu)化的硬件平臺那樣高效。
CleanShot 2022-09-06 at 16.54.15@2x
AWS服務(wù)器芯片 / 亞馬遜

所以EDA廠商紛紛與云服務(wù)廠商合作,開始打造EDA的云HPC平臺,云端按需使用的付費(fèi)模式和對HPC硬件資源的靈活分配,大大降低了設(shè)計成本。像亞馬遜這樣自己也投身半導(dǎo)體行業(yè)的云服務(wù)廠商,每年也會完成多次流片。為了展示HPC云實(shí)例的性能,他們拿自己來作為范例,AWS的Gravition、Inferentia等服務(wù)器芯片,從RTL到GDS2,也都是全部在AWS云上完成的。

結(jié)語

HPC硬件的設(shè)計離不開先進(jìn)的EDA軟件工具,可越來越復(fù)雜的設(shè)計要求,也使得EDA工具開始依賴HPC硬件才能發(fā)揮全部優(yōu)勢,這種閉環(huán)推動了整個半導(dǎo)體行業(yè)延續(xù)并超越摩爾定律。而下個時代迎來了Chiplet和3D封裝,也為EDA帶來了布線、時序和信號完整度等方面的更大挑戰(zhàn),為了迎接這一挑戰(zhàn),也是時候加大在EDA硬件上的投入了。

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