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如何在定義后啟動一個sequence

我快閉嘴 ? 來源:FPGA學(xué)姐 ? 作者:FPGA學(xué)姐 ? 2022-09-09 09:41 ? 次閱讀

Q:激勵最初產(chǎn)生在driver中,后來產(chǎn)生在sequence中。為什么會有這個過程呢?

Q:當(dāng)一個激勵在driver中產(chǎn)生,當(dāng)要對DUT施加不同的激勵時,那應(yīng)該怎么辦呢?

Q:如何在定義后啟動一個sequence

//當(dāng)完成一個sequence的定義后,可以使用start任務(wù)將其啟動my_sequence my_seq;my_seq = my_sequence::create("my_seq");my_seq.start(sequencer);//除了直接啟動之外,還可以使用default_sequence啟動uvm_config_db#(uvm_object_wrapper)::set(this,"env.i_agt.sqr.main_phase","default_sequence",case0_sequence::get());

A:使用sequence機制之后,在不同的測試用例中,將不同的sequence設(shè)置成sequencer的main_phase的default_sequence。當(dāng)sequencer執(zhí)行到main_phase時,發(fā)現(xiàn)有default_sequence,那么它就啟動sequence。

A:當(dāng)一個sequence啟動后會自動執(zhí)行sequence的body任務(wù)。其實,除了body外,還會自動調(diào)用sequence的pre_body與post_body

文件:src/my_case0.sv3 class case0_sequence extends uvm_sequence #(my_transaction);virtual task pre_body();`uvm_info("sequence0", "pre_body is called!!!", UVM_LOW)endtaskvirtual task post_body();`uvm_info("sequence0", "post_body is called!!!", UVM_LOW)endtaskvirtual task body();#100;`uvm_info("sequence0", "body is called!!!", UVM_LOW) endtask `uvm_object_utils(case0_sequence)endclass

Q:UVM支持同一時刻在同一sequencer上啟動多個sequence,那同時啟動多個sequence時,哪個先執(zhí)行呢?

Q:sequencer根據(jù)什么選擇使用哪個sequence的transaction呢?這是UVM的sequence機制中的仲裁問題

//例如如下啟動了seq0和seq1文件:src/no_pri/my_case0.svtask my_case0::main_phase(uvm_phase phase);   sequence0 seq0;   sequence1 seq1;   seq0 = new("seq0");   seq0.starting_phase = phase;   seq1 = new("seq1");   seq1.starting_phase = phase;fork   seq0.start(env.i_agt.sqr);   seq1.start(env.i_agt.sqr);joinendtask

A:對于transaction來說,存在優(yōu)先級的概念,通常來說,優(yōu)先級越高越容易被選中。當(dāng)使用uvm_do或者uvm_do_with宏時,產(chǎn)生的transaction的優(yōu)先級是默認(rèn)的優(yōu)先級,即-1。可以通過uvm_do_pri及uvm_do_pri_with改變所產(chǎn)生的transaction的優(yōu)先級

文件:src/item_pri/my_case0.sv3 class sequence0 extends uvm_sequence #(my_transaction);virtual task body();repeat (5) begin   `uvm_do_pri(m_trans, 100)   `uvm_info("sequence0", "send one transaction", UVM_MEDIUM)end#100;endtaskendclassclass sequence1 extends uvm_sequence #(my_transaction);virtual task body();repeat (5) begin   `uvm_do_pri_with(m_trans, 200, {m_trans.pload.size < 500;})   `uvm_info("sequence1", "send one transaction", UVM_MEDIUM)endendtaskendclass

uvm_do_pri與uvm_do_pri_with的第二個參數(shù)是優(yōu)先級,這個數(shù)值必須是一個大于等于-1的整數(shù)。數(shù)字越大,優(yōu)先級越高。

A:除transaction有優(yōu)先級外,sequence也有優(yōu)先級的概念

文件:src/sequence_pri/my_case0.svtask my_case0::main_phase(uvm_phase phase);env.i_agt.sqr.set_arbitration(SEQ_ARB_STRICT_FIFO);fork    seq0.start(env.i_agt.sqr, null, 100);    seq1.start(env.i_agt.sqr, null, 200);joinendtask

審核編輯:湯梓紅
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原文標(biāo)題:UVM之sequence機制

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