D觸發(fā)器也稱為“延遲觸發(fā)器”或“數(shù)據(jù)觸發(fā)器”，主要用于存儲1位二進(jìn)制數(shù)據(jù)，是數(shù)字電子產(chǎn)品中廣泛使用的觸發(fā)器之一。除了作為數(shù)字系統(tǒng)中的基本存儲元件外，D觸發(fā)器也被視為延遲線元件和零階保持元件。

D觸發(fā)器有兩個輸入，一個時鐘(CLK)輸入和一個數(shù)據(jù)(D)輸入。此外，D觸發(fā)器也有兩個輸出，一個是用Q表示的主輸出，另一個是用Q'表示的Q的補(bǔ)碼。D觸發(fā)器的符號如下所示：

結(jié)構(gòu)特點(diǎn)

D觸發(fā)器是通過修改SR觸發(fā)器來構(gòu)造的。其中，S輸入由D輸入給出，R輸入由反相D輸入給出。因此，D觸發(fā)器類似于SR觸發(fā)器，其中兩個輸入相互補(bǔ)充，所以不會出現(xiàn)任何中間狀態(tài)。SR觸發(fā)器的主要缺點(diǎn)是在D觸發(fā)器中消除了競態(tài)條件(由于反相輸入)。D觸發(fā)器的電路圖如下圖所示：

工作原理

當(dāng)不向D觸發(fā)器施加任何時鐘輸入或在時鐘信號的負(fù)邊沿(下降沿)期間，輸出不會發(fā)生變化。它將在輸出Q處保留其先前的值。如果時鐘信號為高電平(更準(zhǔn)確地說是上升沿/正邊沿)并且如果D輸入為高電平，則輸出也為高電平，如果D輸入為低電平，則輸出將變?yōu)榈偷摹Ｒ虼耍诖嬖跁r鐘信號的情況下，輸出Q跟隨輸入D，其真值表如下：

簡單地說，對于時鐘信號的正向轉(zhuǎn)換：

如果D = 0 => Q = 0，則觸發(fā)器復(fù)位。

如果D = 1 => Q = 1，則觸發(fā)器置位。

注意： ↑ 表示時鐘的正邊沿，↓ 表示時鐘信號的負(fù)邊沿。

邊沿觸發(fā)D觸發(fā)器

正邊沿觸發(fā)的D觸發(fā)器由三個SR NAND鎖存器構(gòu)成。輸入級由兩個鎖存器組成，輸出級由一個鎖存器組成。在輸入級，數(shù)據(jù)輸入連接到其中的一個NAND鎖存器，時鐘信號 (CLK) 并行連接到兩個SR鎖存器。

當(dāng)時鐘信號為低時，輸入級的輸出為高邏輯，而與數(shù)據(jù)輸入上的值無關(guān)。因此，它存儲的先前數(shù)據(jù)。當(dāng)時鐘經(jīng)過正向轉(zhuǎn)換(從低到高)時，輸入級的輸出負(fù)責(zé)最終輸出的設(shè)置或復(fù)位操作，并取決于數(shù)據(jù)信號。

如果數(shù)據(jù)輸入為高電平，則上鎖存器的輸出變?yōu)榈碗娖剑瑥亩鴮㈡i存器輸出設(shè)置為1;如果數(shù)據(jù)輸入為低電平，則下鎖存器的輸出變?yōu)榈碗娖剑瑥亩鴮⑤敵鰪?fù)位為 0。如果時鐘為對于多個數(shù)據(jù)信號持續(xù)高電平，僅考慮第一個數(shù)據(jù)輸入，而通過強(qiáng)制輸出鎖存器到其先前狀態(tài)來忽略剩余的數(shù)據(jù)輸入，因?yàn)橹灰獣r鐘信號為高電平，低輸入就處于活動狀態(tài)。

因此，外部鎖存器僅在時鐘為低邏輯時才存儲數(shù)據(jù)。邊沿觸發(fā)D觸發(fā)器的主要作用是保持輸出直到時鐘脈沖從低電平變?yōu)楦唠娖剑鋾r序圖如下所示。

主從D觸發(fā)器

主從D觸發(fā)器可以通過串聯(lián)兩個門控D鎖存器并將反相使能輸入連接到兩個鎖存器中的任一個來設(shè)計，只有主鎖存器的變化會帶來從鎖存器的變化，所以這些被稱為主從觸發(fā)器。

根據(jù)設(shè)計，主從觸發(fā)器的整個電路要么在時鐘信號的上升沿觸發(fā)，要么在時鐘信號的下降沿觸發(fā)。主從D觸發(fā)器的符號表示，它在其下降沿響應(yīng)時鐘，如下圖所示：

下圖所示的主從D觸發(fā)器是一個上升沿觸發(fā)器件，這意味著它將在時鐘輸入有上升沿時工作。第一個觸發(fā)器(主觸發(fā)器)連接負(fù)時鐘信號，即反相，第二個觸發(fā)器(從觸發(fā)器)與時鐘信號的雙反向連接，即正常時鐘信號。

下面簡單解釋上升沿觸發(fā)的主從D觸發(fā)器的操作過程。

如果時鐘為低電平，則主觸發(fā)器的使能信號為高電平。當(dāng)時鐘信號由低變高時，主觸發(fā)器存儲來自D輸入的數(shù)據(jù)。同時在第二個觸發(fā)器，由于雙反相，使能信號隨著時鐘信號從低到高。在上升沿期間被主觸發(fā)器鎖定的數(shù)據(jù)被傳遞到從觸發(fā)器。

當(dāng)時鐘信號從高電平變?yōu)榈碗娖綍r，從觸發(fā)器將接收主觸發(fā)器輸出作為其輸入并改變其狀態(tài)。主觸發(fā)器將在下一個上升沿接受來自輸入的最新值。

主從D觸發(fā)器的時序圖如下所示。

另外，一個簡單的修改可以把上述設(shè)備變成下降沿觸發(fā)設(shè)備。通過消除沿時鐘信號路徑的第一個反相器，形成一個下降沿觸發(fā)的主從D觸發(fā)器即可，如下圖所示：

主要應(yīng)用

D觸發(fā)器是使用最廣泛的觸發(fā)器之一。D觸發(fā)器的應(yīng)用有許多，下面列出一部分：

數(shù)據(jù)存儲寄存器。

作為移位寄存器的數(shù)據(jù)傳輸。

分頻電路。

1、數(shù)據(jù)存儲寄存器

在數(shù)字電路中，數(shù)據(jù)通常存儲為一組比特，以數(shù)字和代碼表示。因此很容易在并行線上獲取數(shù)據(jù)并將數(shù)據(jù)同時存儲在一組觸發(fā)器中，按特定順序排列。寄存器是基本的多位數(shù)據(jù)設(shè)備。它們由連接數(shù)個D觸發(fā)器構(gòu)成，從而可以存儲多位數(shù)據(jù)。

每個D觸發(fā)器都與各自的數(shù)據(jù)輸入相連。應(yīng)用的時鐘輸入與所有觸發(fā)器相同，因此當(dāng)應(yīng)用正沿觸發(fā)時鐘信號時，所有觸發(fā)器都會同時存儲來自各自D輸入的數(shù)據(jù)。

2、數(shù)據(jù)傳輸寄存器

D觸發(fā)器也廣泛用于數(shù)據(jù)傳輸。為了傳輸數(shù)據(jù)，連接D觸發(fā)器以形成移位寄存器。具有相同時鐘信號的D觸發(fā)器級聯(lián)將形成移位寄存器。移位寄存器可以在不改變位序列的情況下移位數(shù)據(jù)。當(dāng)施加時鐘脈沖時，一位數(shù)據(jù)被移位或傳輸。所以，移位寄存器可以臨時存儲數(shù)據(jù)。

使用D觸發(fā)器的4位存儲移位寄存器如下圖所示：

移位寄存器用于串行到并行和并行到串行的數(shù)據(jù)轉(zhuǎn)換。此外，它們還用作脈沖擴(kuò)展器和延遲電路。

3、分頻電路

分頻電路是使用D觸發(fā)器開發(fā)的。這是D觸發(fā)器最重要的應(yīng)用。在分頻電路中，D觸發(fā)器 (Q') 的狀態(tài)輸出作為閉環(huán)連接到數(shù)據(jù)輸入(D)。每兩個時鐘周期，兩個連續(xù)的CLK脈沖將使觸發(fā)器翻轉(zhuǎn)。

顧名思義，分頻器電路用于產(chǎn)生正好是輸入頻率一半的數(shù)字信號輸出。分頻電路一般用于異步計數(shù)器的設(shè)計。

電路的操作非常簡單。輸入數(shù)據(jù)信號由時鐘輸入信號計時。該電路將通過使用反饋回路(即連接到來自Q'的數(shù)據(jù)輸入)來執(zhí)行輸入頻率的分頻。分頻器電路每兩個時鐘脈沖將輸入頻率除以2。

其實(shí)，可以通過將輸出與時鐘信號進(jìn)行比較來解釋。

在某種情況下，當(dāng)Q輸出為1時，Q' 輸出為0，然后來自D輸入的數(shù)據(jù)在時鐘輸入信號的下一個上升沿通過Q輸出計時。在這種情況下，輸出從高變?yōu)榈汀＿@里輸出保持不變，直到出現(xiàn)下一個正時鐘信號。類似地，Q' 輸出也被計時。由于時鐘輸入再次為1，這將改變觸發(fā)器的輸出狀態(tài)。

另外還可以觀察到，分頻器電路的輸出僅隨著輸入時鐘信號的上升沿而變化。由于每個上升沿在一個完整的時鐘周期內(nèi)出現(xiàn)一次。因此，根據(jù)時鐘的上升沿，D觸發(fā)器將使輸入脈沖減半，即將時鐘脈沖除以2。

總結(jié)

簡單來說，D觸發(fā)器是一個具有存儲功能，且具有兩個穩(wěn)定狀態(tài)的信息存儲元件，它是構(gòu)成多種時序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。

此外，D觸發(fā)器在數(shù)字系統(tǒng)和計算機(jī)中有著廣泛的應(yīng)用，其重要性不言而喻。需要記住的是，觸發(fā)器具有兩個穩(wěn)定狀態(tài)，即"0"和"1"，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)。