要滿足苛刻的頻率合成器要求，通常需要做到一定程度的設計靈活性。基本的鎖相環(PLL)頻率合成器能以低成本、高空間效率、低功耗封裝提供合理的頻譜純度和頻率捷變，因此它在射頻(RF)系統核心位置發揮作用已經有段時間了。但是，在要求快速切換速度、低相位噪聲或低雜散信號電平的場合，有必要使用更為復雜的架構。通過正確的設計方法，結合使用現代低成本高集成度的PLL和直接數字合成器(DDS)集成電路(IC)可以極大地促進高性能架構的實現。

大部分高頻系統都使用傳統的基于整數分頻器的設計(圖1)或基于分數N分頻器的設計。不管是使用哪種設計，聯合使用單個通用頻率合成器IC和一個外部壓控振蕩器(VCO)通常都可以實現要求的功能。VCO功能可以用IC、模塊或分立元件解決方案甚至在合成器芯片內部實現，具體取決于所要求的頻率范圍、相位噪聲性能以及空間、成本和功耗約束條件。最終設計通常以制造商的應用筆記為基礎，并且一般可以使用可下載的應用程序完成合成器的寄存器加載和相位檢測器增益的設置等功能。

圖1、像這種基于整數分頻器的頻率合成器對許多應用來說都非常有用。

不過，對于要求非常高的某些應用來說，基本架構的性能也許遠遠滿足不了要求，特別是在相位噪聲、雜散信號電平以及頻率切換速度方面。多普勒雷達系統中使用的頻率合成器以及工作在微波頻率、使用快速頻率切換和/或高階調制方案的通信系統就是這種應用的很好例子。

舉例來說，如果一個應用要求整數PLL合成器有高的輸出頻率、相對小的調諧步長(這意味著高的分頻比)，這將導致環路帶寬內產生很高的相位本底噪聲[因為相對于輸出的相位檢測器噪聲將增加20log(N)]。比如在5GHz輸出頻率和100kHz信道間隔情況下所需的分頻比是50000，這將導致94dB環路帶寬內的本底噪聲超過相位檢測器的噪聲(在1Hz帶寬內的典型值約為-75dBc)。典型的小數N頻率合成器IC在1Hz帶寬的噪聲指標可以達到-85dBc左右。

雖然直接模擬頻率合成器(一般由開關可選的倍頻器、混頻器和濾波器組成)在切換速度和相位噪聲方面可能比較優秀，但它們的實現通常太過復雜，特別是當要求很好的雜散信號性能時。數字直接合成器(DDS)可以提供精細的調諧步長、快速頻率切換速度和良好的相位噪聲，但不采用額外倍頻器的話，無法直接提供微波頻率輸出。

雖然不是專門用于這樣的設計，但為更常見應用開發的PLL和DDS類型器件通常可以用作更為復雜、更高性能架構中的構建模塊。圖2顯示了一個基于PLL的架構例子，這種架構完全可以用來提高相位噪聲性能。在這個例子中，VCO輸出在連接到頻率合成器IC輸入之前先下變頻到一個低得多的頻率。這樣需要的分頻比就降低了，從而減少了來自相位檢測器的噪聲貢獻。對于圖示所示例子來說，分頻比將從50000降低到2000，環路帶寬內的相位本底噪聲極限將改善28dB到-103dBc。如果是寬帶應用，可以采用多級下變頻電路，本振(LO)頻率則通過開關選擇以保持較低的N值。

圖2、在這種架構中，通過先將待穩定的VCO頻率進行下變頻可以最大限度地減小相位檢測器噪聲。

架構的改變在取得快速頻率切換時間時也非常有用。PLL穩定到一個新頻率所需的時間反比于環路帶寬。在簡單架構中，對小的信道頻率間隔要求意味著使用窄的環路帶寬，這將導致環路的頻率步長穩定時間變慢。在基于整數PLL的設計中，參考頻率將等于這個頻率步長，而且環路帶寬必須比這個步長小大約一個數量級。在基于小數N的設計中，雖然參考頻率可以保持高得多的值，但環路濾波器通常仍然必須對落在步長倍數處的信號進行高衰減，從而對環路帶寬設置了一個上限。然而，通過將DDS用作PLL內的高頻參考源，分頻比可以保持低值(這樣可以最大限度地減小噪聲)，同時無需約束環路帶寬就能實現非常小的頻率步長。

現代DDSIC可以用很小的外形封裝產生甚高頻(VHF)范圍內的輸出，并且具有MHz級的調諧步長和優秀的相位噪聲。頻率和相位調制功能通常也包含在內。近端雜散信號電平取決于相位查找表分辨率和輸出數模轉換器(DAC)，而且一般都非常好(約-80dBc);然而，在輸出端會呈現電平很高的其它取樣信號。通過將DDSIC用作PLL中的頻率參考源，輸出頻率可以轉換成需要的任何頻率，多余的取樣信號也可以被PLL高效地濾除。圖3顯示了這種架構的例子。

圖3、在這種方法中，DDS用作鎖相環合成器中的頻率參考源。

PLL可以認為是提供跟蹤濾波功能，這是很有益的，因為它能極大地衰減DDS輸出端的多余取樣信號以及由下變頻過程產生的其它信號。根據可以容忍的雜散信號電平，可以要求PLL對電平已經很低的近端雜散信號進行少許衰減或不做額外衰減。這樣，PLL的環路帶寬可以保持比傳統PLL合成器中的實際帶寬大許多，從而提高頻率切換速度。PLL參考頻率可以做得比DDS頻率步長高出許多，分頻比則非常小，從而實現優異的相位噪聲性能。由于更大的環路帶寬等同于特定偏移處更大的環路增益，而且來自相位檢測器的噪聲貢獻更低，因此VCO貢獻的噪聲成份也可以得到有效降低。

值得注意的是，對這種架構中的頻率規劃細節必須仔細斟酌。參考振蕩器、DDS時鐘源和PLL參考源的頻率必須相對于要求的信道間隔加以仔細選擇，以便最大限度地降低所需參考發生硬件的復雜性，避免產生不能被濾除的近端雜散信號。

如上所述，許多DDSIC具有頻率和相位調制功能，而這些功能可能在要求調制后輸出的場合用得到，例如產生頻率調制連續波(FMCW)雷達系統要求的線性頻率斜坡場合。在實際應用中，為了盡量減少雜散信號輸出，最好是增加使用更精巧架構的調制電路，比如通過額外的跟蹤環路，如圖4所示。

圖4、為了盡量減少雜散輸出，正確的做法是增加使用更加精巧架構的調制電路，比如通過額外的跟蹤環路。

特別是在寬帶系統中，通過使用前饋技術可以極大地提高頻率切換速度，案例見圖5。當接收到一個改變頻率的命令時，環路被斷開，VCO控制電壓隨后受DAC的控制，并到達一個預期對應所需新輸出頻率的值。接著環路再次閉合，同時PLL開始消除任何殘留的相位與頻率誤差。在實際應用中，控制電壓會很快調整到接近要求的值，而且由于PLL只需消除很小的殘留誤差，因此系統總的穩定時間將得到顯著縮短。注意，除了加快穩定過程外，這種安排實際上在環路中使用許多頻率轉換級的寬帶系統中已被證明是非常有用的，而如果不這樣做的話，PLL可能沒有足夠的捕獲帶寬來穩定大的步長。為了實現信道改變過程中嚴格受控的時間順序，控制邏輯功能最好由FPGA來完成。在實際使用時，對于擁有串行控制接口的器件來說，寫入要求的寄存器數據所需的時間可能是決定可以實現的切換時間中最重要的因素。

圖5、通過這種前饋技術可以提高合成器的頻率切換速度。

基于上述技術的實用微波頻率合成器可以同時實現低雜散信號電平、很快的切換速度和優秀的相位噪聲，同時還能提供頻率調制(FM)和相位調制功能。通過仔細地選擇架構和頻率規劃，同時在基于現場可編程門陣列(FPGA)的邏輯控制下使用現代PLL合成器和DDSIC，我們完全可以在高功效和高空間效率的封裝中實現這種高性能的設計(圖6)。

圖6、在FPGA控制的架構中組合使用PLL和DDSIC能以高功效和高空間效率的封裝提供所需的性能等級。