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如何解決芯片設計的功耗問題

芯長征科技 ? 來源:半導體行業(yè)觀察 ? 作者:編譯自semiengineer ? 2022-10-31 11:23 ? 次閱讀

很明顯,熱量將成為半導體未來的限制因素。已經(jīng)有很大一部分芯片在任何時候都是黑暗的,因為如果所有東西同時運行,所產生的熱量將超過芯片和封裝消散該能量的能力。如果我們現(xiàn)在開始考慮堆疊模具,在這種情況下,提取熱量的能力保持不變并且熱發(fā)生器的數(shù)量增加,那么這似乎是一個相當暗淡的未來。

也許有人會發(fā)明更好的晶體管,或者電阻電容更小的電線。但在這一點上,更明顯的進步已經(jīng)被探索出來,成本總是會限制一些解決方案。

在過去的 40 或 50 年中,優(yōu)化一直與性能和面積有關。大約在 20 年前,功耗才開始成為一個考慮因素,當時人們意識到,在相同的基本架構下,性能的每一個百分比的提升都伴隨著更大的功耗提升。Dennard 擴展自動停止在每個新節(jié)點上提供相同水平的節(jié)能也無濟于事。

即使在今天,當我采訪人們并詢問電源是否是主要的優(yōu)化考慮因素時,答案通常是,“我們必須首先滿足性能指標,然后我們才能擔心降低功耗。” 在接下來的 10 年里,我預計這種心態(tài)將轉變?yōu)椤肮牡谝弧钡姆椒āU嬲膯栴}是,在定義的功率預算內,我可以在給定任務上獲得多少性能?你不會通過首先查看性能來得到這個答案。

在過去的幾十年中,已經(jīng)創(chuàng)建了一些工具,這些工具可以通過對設計進行分析并找出潛在的節(jié)省來節(jié)省浪費的電力。大多數(shù)時候,這些節(jié)省可以自動應用,而不必擔心搞砸任何事情。示例是具有松弛的路徑或時鐘門控的晶體管尺寸,當可以證明它不會產生邏輯影響時。其他策略的影響稍大一些,例如電源域切換,漏電流可以在不使用時分塊消除。然而,這些確實增加了設計的復雜性,并且它們引入了一些潛在的災難性問題,使一些設計陷入困境。

但所有這些技術都只是試圖恢復浪費的電力。他們都沒有正面解決這個問題。所需要的是影響系統(tǒng)架構的功率優(yōu)化策略——包括在為它們優(yōu)化的處理平臺上運行的軟件中使用和可能實現(xiàn)的算法,這些算法著眼于在系統(tǒng)中移動的每個數(shù)據(jù)字節(jié)的有用性,還有更多。

但是這個行業(yè)有如此多的動力和慣性,以至于改變是非常困難的。我們看到為一致性和連接性定義了越來越復雜和重量級的協(xié)議,所有這些協(xié)議都試圖盡可能少地破壞當今存在的不良做法。

有令人鼓舞的跡象。特定領域的計算是由 John Hennessy 和 David Patterson 在 2017 年的 Turing 講座,以及 RISC-V ISA 和圍繞它的所有工作的快速行業(yè)采用所引發(fā)的一個領域。他們這樣做的主要動機可能不是降低功率,但這至少是一個開始。

從 RTL 開始。當被問及以功率優(yōu)化為主要考慮因素的未來可能性時,人們充滿熱情、興奮和希望在未來以更好的方式做事。

20 年前,當電子系統(tǒng)級 (ESL) 一詞被廣泛用于定義 EDA 新時代的技術時,人們興奮不已,也許是自行業(yè)成立以來我們在新 EDA 工具上看到的最大規(guī)模投資。

我也陷入了困境,但我們都錯了。沒有新的魔法抽象可以驅動新一代的設計師和工具。它確實產生了一些好東西,但與最初預期的完全不同。但我們現(xiàn)在能看到新時代的起源嗎?主要關注電力和能源的新抽象、流程和工具?新一代設計將能夠最大限度地提高每瓦性能,而不是通過優(yōu)化,而是通過設計?

是否有足夠多的人關心這個星球以將其作為優(yōu)先事項?作為工程師,我們是否在某種程度上對我們創(chuàng)造的產品的能源消耗負責?我確實看到更多人關心這些事情,但我也看到許多完全浪費電源技術的進步,其中唯一的動機是利潤。

編輯:黃飛

聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標題:功耗,成為芯片設計的頭號問題

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