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如何簡化從 XPE 向 PDM 的遷移

OpenFPGA ? 來源:OpenFPGA ? 作者:OpenFPGA ? 2022-11-03 09:19 ? 次閱讀

主要亮點

推出電源設計管理器:

電源設計管理器 (PDM) 是全新的下一代功耗評估平臺,設計目的是為 Versal 和 Kria SOM 提供準確一致的功耗估計能力。電源設計管理器是 Versal Prime、Premium、AI Core 和 AI Edge 系列等 Versal 產品家族的首選功耗評估工具。

PDM 為 Versal ACAP 硬 IP 塊提供增強向導,簡化從 XPE 向 PDM 的遷移,幫助用戶獲得準確的功耗評估。

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面向 Versal 器件和 UltraScale+ 器件

智能設計運行 (IDR) 增強功能

智能設計運行 (IDR) 是基本無需用戶干預的一鍵式時序收斂流程。在 2022.2 版中,我們首次為 Versal 器件提供 IDR 增強功能。使用 IDR 后,我們看到 Versal ACAP 設計的 QoR 平均提高 5%,UltraScale+ 器件設計的 QoR 平均提高 10%。下面是用 Explore 策略運行設計和用 IDR 流程運行設計的比較。為了比較 QoR,我們測量了一系列設計中的最差建立時間時序裕量 (WNS)。WNS 是一個衡量最差建立時間時序裕量的指標,其滿足建立時間的值是大于等于0 納秒。

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上圖所示的是用 Explore 策略和用智能設計運行 (IDR) 在 48 個 Versal ACAP 客戶設計上獲得的基準測試結果。在這 48 個設計中,IDR 實現了對 WNS 平均 5% 的改進。

此外,還對指向 UltraScale+ 器件的一系列設計運行了 IDR。下圖所示的是用 Explore 策略和用智能設計運行 (IDR) 在 36 個客戶設計上獲得的基準測試結果。在這些設計中,IDR 實現了對 WNS 平均 10% 的改進。

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增量實現強化

Vivado IDE 中的增量實現流程允許用戶在后續的實現過程中直接使用以前工程的相同設計部分的實現結果,從而節省運行時間,提高運行結果的可預測性。

在 2022.2 版中,UltraScale+ 器件設計的編譯速度比默認流程快 1.4 倍。現在也對 Versal 單片器件提供增量實現功能。

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根據在 68 個 UltraScale+ 客戶設計中使用默認流程和使用增量流程得到的基準測試結果,增量流程的編譯速度加快了 1.4 倍。

Dynamic Function eXchange (DFX) 強化

抽象 Shell 是一項幫助所有可重配子模塊運行縮短編譯時間的功能。2022.2 版允許抽象 Shell 支持 Versal 器件。

抽象 Shell 現在提供基于工程模式的支持。在基于工程模式支持下,該工具可自動管理用戶的設計流程和設計數據。使用基于工程的支持模式,Vivado IDE 跟蹤設計歷程,存儲相關的設計信息

此外,Dynamic Function eXchange 現在支持 Versal Premium SSI 器件。

Dynamic Function eXchange 具有通過下載部分比特文件動態修改可重配邏輯子模塊,而其余邏輯將繼續不間斷運行的功能。

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目前對于大型設計編譯過程中非常吃內存,小內存的電腦就沒必要嘗試了~

審核編輯:彭靜
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