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電子發(fā)燒友網(wǎng)報道（文/周凱揚）盡管制造工藝的推進速度已經(jīng)放緩，芯片設(shè)計的復(fù)雜程度依然絲毫不減，對于芯片設(shè)計者來說，在這樣一個AI驅(qū)動的時代下，如果不能將AI為自己所用，無疑會讓自己乃至整個設(shè)計項目的效率停滯不前。雖說大家都已經(jīng)察覺到AI開始滲透進EDA工具中，那么現(xiàn)階段的AI，究竟能解決哪些設(shè)計上的挑戰(zhàn)呢？

驗證

驗證是芯片設(shè)計中最大的挑戰(zhàn)之一，我們已經(jīng)見識過了價格高昂的專用驗證硬件，以及驗證上云的潮流，這些都足以說明驗證是芯片設(shè)計中一個多么耗費資源的過程，這里指代的也不僅僅是硬件計算資源，還有時間資源。驗證所耗時間甚至可能高過其他流程，這些年諸多芯片開發(fā)團隊中的驗證工程師人數(shù)也在逐漸增長，增速甚至已經(jīng)超過了設(shè)計工程師，然而業(yè)內(nèi)卻很少有人去優(yōu)化驗證這個流程。

Verisium驗證平臺 / CadenceAI的出現(xiàn)終于讓這個缺口出現(xiàn)了松動，不少廠商都開始利用AI去優(yōu)化驗證這一流程，比如通過覆蓋率預(yù)測和激勵優(yōu)化來加速覆蓋率達標(biāo)。Cadence也在今年發(fā)布了Verisium AI驅(qū)動驗證平臺，根據(jù)Cadence的說法，Verisium 的出現(xiàn)意味著SoC驗證從單運行單引擎算法，轉(zhuǎn)向了由AI和大數(shù)據(jù)輔助的多運行多引擎算法，從而減少了調(diào)試周轉(zhuǎn)時間、提高了調(diào)試效率，還會自動對失敗測試案例分類，減少人為分析的工作量。

模擬設(shè)計自動化

相對數(shù)字IC設(shè)計來說，模擬IC的設(shè)計顯然在自動化程度上還是差了不少的。在數(shù)字電路的設(shè)計過程中，整個流程的自由度是在逐級降低的。模擬電路設(shè)計雖然也是如此，但其下降幅度還是不比數(shù)字電路設(shè)計的，尤其是在布局布線和驗證上，所以自動化一直沒有提上日程，現(xiàn)階段大部分模擬電路設(shè)計主要還是取決于設(shè)計者本身的直覺、技能和經(jīng)驗。有了AI的幫助后，EDA工具在大量數(shù)據(jù)的訓(xùn)練下給出了先進的機器學(xué)習(xí)算法，使得模擬電路的布局布線有了更高效的自動化流程，尤其是在約束提取和生成，布局優(yōu)化上，模擬電路的優(yōu)化和生成及仿真驗證也可以在AI驅(qū)動下獲得提速。如此一來，每個模擬電路設(shè)計的迭代數(shù)量會進一步減少，芯片的上市周期也隨之縮短。

系統(tǒng)集成

近幾年流行起來的UCIe、Chiplet、3D封裝等，其實都是一個系統(tǒng)集成的概念。以此引入的設(shè)計與制造優(yōu)化方案也受到了持續(xù)關(guān)注，比如DTCO等。如何集成更多的晶體管、更多的內(nèi)存以及邏輯+內(nèi)存集成，還有最后軟件聯(lián)合硬件的熱管理等，都是系統(tǒng)集成需要考慮的問題。

DSO.ai在設(shè)計數(shù)據(jù)中心 CPU上的表現(xiàn) / 新思那么AI該如何從系統(tǒng)集成上進行優(yōu)化呢？答案就是提供一個更高效探索設(shè)計空間的路線，能夠給出預(yù)測模型和更快的實現(xiàn)方式，例如新思的DSO.ai和Fusion Complier，就提供了完備的AI設(shè)計方案，以求實現(xiàn)更好的PPA和更快的設(shè)計驗收。據(jù)了解，新思的這些方案最近在臺積電的N3E工藝上得到了驗證，為高性能計算、AI和移動設(shè)備等計算密集負載提供了增強的功耗、性能和良率。

寫在最后

其實一旦芯片設(shè)計進入AI輔助的時代，也對設(shè)計工程師們提出了相應(yīng)的更高要求，因為不少低級設(shè)計問題已經(jīng)被AI預(yù)測、優(yōu)化和生成給解決了。設(shè)計工程師們需要在更高層級的設(shè)計上實現(xiàn)創(chuàng)新，比如系統(tǒng)/軟件聯(lián)合優(yōu)化等等，這樣自己才不會被“優(yōu)化”掉。設(shè)計工程師們的專業(yè)技能，未來也會更加趨向于數(shù)據(jù)科學(xué)家需要掌握的技能，而數(shù)據(jù)科學(xué)家們也說不定會因此獲得搶設(shè)計工程師飯碗的機會。

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警惕！德州儀器：芯片需求疲軟，正從消費電子蔓延至工業(yè)領(lǐng)域！

原文標(biāo)題：放心交給AI解決的芯片設(shè)計痛點

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