在Systemverilog中,union可以被聲明為tagged unions。
union tagged { int a; byte b; bit [15:0] c; } data;
tagged union包含一個隱式成員,該成員存儲tag,也就是標記,它表示這個union最終存儲的到底是哪一個成員。
tagged union 是一種類型檢查(type-checked)union.
這意味著你不能寫入union中的一個成員,而讀取另外一個成員。因為在這期間,tagged union會進行讀寫類型檢查
data = tagged a 32'hffff_ffff;
如果從不同的union成員中讀取值,仿真器則會報錯:
module tagged_union_example; logic [31:0] x; typedef union tagged { int a; byte b; bit [15:0] c; } data; data d1; initial begin d1 = tagged a 32'hffff_ffff; //write to 'a' //read from 'b'. Since 'a' was written last, cannot access //'b'. - Error x = d1.b; $display("x = %h",x); end endmodule
在上面的例子中,我們創建了一個tagged union " data ",并聲明" d1 "為" data "類型。然后我們寫入成員a:
d1 = tagged a 32'hffff_ffff;
然后我們讀取值“d1.b”。因為讀寫的成員類型不同,所以會打印錯誤信息:
Error-[TU-INVMEMUSG] Invalid member usage of a tagged union. testbench.sv, 15 Member of a tagged union referred is not valid since a different member is in use. The expected tag is 'a', but tag 'b' is used. Please check which member of the tagged union is in use. V C S S i m u l a t i o n R e p o r t
審核編輯:劉清
-
仿真器
+關注
關注
14文章
1017瀏覽量
83726 -
Verilog語言
+關注
關注
0文章
113瀏覽量
8224
原文標題:SystemVerilog中的tagged Unions
文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。
發布評論請先 登錄
相關推薦
評論