本篇博文側重于提供 Versal GTY 仿真示例、演示 GTY 如何解復位以及如何執行速率變更。

在 Versal ACAP GTY 收發器中，引入了“Master Reset Controller”（主復位控制器）的概念。
主復位控制器用于自動單步執行 LCPLL、RPLL、ILO、TX 可編程分頻器、RX 可編程分頻器、TX 通道以及 RX 通道的復位。
您可在 AM002 的“收發器主復位”部分中找到詳細描述。GTY 中的全新主復位控制器取代了前幾代 UltraScale/UltraScale+ 收發器的 GT Wizard 內包含的復位控制器幫助程序塊。

在本仿真示例中，Versal GTY 配置如下：

通道 2 (ch2) 上為單通道

采用雙線速率，將 10G/25G 編程到 CONFIG0/CONFIG1 內

對于這兩個速率，REFCLK 均為 156.25MHz 并穿過相同的參考時鐘端口

IP 設計示例用于完成設計并提供仿真測試激勵文件。

模塊框圖

設計示例的模塊框圖如下圖所示。

此處隨附了塊設計 Tcl 腳本 (run.tcl)。(請點擊閱讀原文進行下載）

Vivado 步驟

創建 gt_quad_base IP 并打開 IP 設計示例

創建 gt_quad_base IP。在此例中，我們使用單通道配置。

針對“Number of Lanes”（通道數）和“Transceiver Configs Protocol 0”（收發器配置協議 0），將滑塊設為“Manual”（手動）。這樣即可使用自定義配置。

將“Number of Lanes”設為 1。

單擊“Transceiver Configs Protocol 0”，以自定義收發器。

將 CONFIG0 設為 10.3125Gbps。

將 CONFIG1 設為 25.78125Gbps。

在 IP integrator 畫布中，右鍵單擊 gt_quad_base，然后選擇“Open IP Example Design”（打開 IP 設計示例）。這樣將在新的 Vivado 工程內創建設計示例。

啟動仿真

設計示例會為時鐘和復位建立所有必要的連接，并生成頂層仿真測試激勵文件 gt_quad_base_exdes_tb.sv。
在設計示例工程中，單擊“Run Simulation”（運行仿真）啟動仿真。

下圖顯示了仿真波形，其中包含要監控的關鍵信號。

復位初始化

默認 bridge_ip 使用 Versal GTY 中包含的 Master Reset Controller 來復位排序。
請參閱(AM002)中的“收發器主復位”部分以獲取詳細信息。

當 T=0.8ns 時，gt_reset_ip0 將切換為啟動復位初始化。

復位控制器狀態機首先會等待 gtpowergood，然后再開始執行任何復位操作。當 T=34us 時，gtpowergood 斷言有效。

txmstreset 和 rxmstreset 斷言無效，這樣即可啟動主復位序列。

*resetdone 信號將斷言無效，以響應 tx/rxmstreset 斷言無效。

當 T=48us 時，lcplllock 斷言有效。

當 T=50us 時，txpmaresetdone 斷言有效，隨后 txuserrdy 驅動至高位、txresetdone 斷言有效，不久后 txmstresetdone 即斷言有效。bridge_ip tx_resetdone_out_ip0 同樣會斷言有效。這樣即可完成 TX 復位序列。

當 T=52us 時，rxpmaresetdone 斷言有效，隨后 rxuserrdy、rxresetdone、rxmstresetdone 以及（最后）rx_resetdone_out_ip0 斷言有效。這樣即可完成 RX 復位序列。

GTY 現已正常啟動并運行，并采用默認 (CONFIG0) 速率 (rate_sel_ip0 = 0)。

速率變更

速率變更序列是通過將 rate_sel 端口更改為目標速率來發起的。所需的復位、時鐘切換和屬性更新都將自動執行。用戶應等待 txresetdone 和 rxresetdone，這兩者可作為當前速率變更進程和必要的復位序列均已完成的標志。

當 T=63us 時，rate_sel_ip0 從 0 變更為 1。這樣將發起速率變更序列，目標為自定義 GUI 的 CONFIG1 中配置的新線速率（在此例中為 25Gbps）。

當 T=85us 時，txresetdone 斷言有效。當 88us 時，rxresetdone 斷言有效。這樣即可完成速率變更序列。

GTY 現已正常啟動并運行，并采用 CONFIG1 速率 (rate_sel_ip0 = 1)。

審核編輯：湯梓紅