來源：《半導體芯科技》雜志10/11期

西門子數字化工業軟件近日與半導體晶圓制造大廠聯華電子(UMC)合作，面向聯華電子的晶圓堆疊(wafer-on-wafer)和芯片晶圓堆疊(chip-on-wafer)技術，提供新的多芯片3D IC(三維集成電路)規劃、裝配驗證和寄生參數提取(PEX)工作流程。聯電將同時向全球客戶提供此項新流程。

通過在單個封裝組件中提供硅片或小芯片(chiplet)彼此堆疊的技術，客戶可以在相同甚至更小的芯片面積上實現多個組件功能。相比于在PCB上鋪設多個芯片的傳統配置，該方法不僅更加節省空間，還能以更低的功耗實現更出色的系統性能和更多的功能。

聯華電子組件技術開發和設計支持副總裁鄭子銘表示：“我們的客戶現在可以使用經驗證且可靠的晶圓制造設計套件與流程，來驗證其堆疊組件的設計，同時校正芯片對齊與連接性，并提取寄生參數，以便在信號完整性仿真中使用。聯電與西門子EDA的共同客戶對高性能計算、射頻、人工智能物聯

網等應用的需求正日漸增長，隨之帶來對3D IC解決方案的大量需求，此次聯電與西門子的合作將幫助客戶加快其集成產品設計的上市時間。”

聯華電子開發了全新的混合鍵合(hybrid-bonding)3D版圖和電路比較(LVS)驗證和寄生參數提取工作流程，使用西門子的XPEDITION ? Substrate Integrator軟件進行設計規劃和裝配、西門子的Calibre? 3DSTACK軟件進行芯片間的連接性檢查，同時使用Calibre nmDRC軟件、Calibre nmLVS軟件和Calibre xACT ?軟件來執行IC與芯片間擴展物理和電路驗證任務。

西門子數字化工業軟件電子板系統高級副總裁AJ Incorvaia表示：“西門子非常高興能夠與聯華電子進一步深化合作，為雙方共同客戶提供更優解決方案。隨著客戶不斷開發復雜度更高的設計，我們已經準備好為其提供所需的先進工作流程，以實現這些復雜設計。”

審核編輯黃昊宇