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基于邏輯門的構(gòu)成解釋如何完成任意邏輯的管級電路設(shè)計

FPGA之家 ? 來源:FPGA之家 (IC墨魚仔) ? 作者:IC墨魚仔 ? 2022-12-13 09:40 ? 次閱讀
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在數(shù)字IC設(shè)計面試中經(jīng)常會被要求畫出某一個邏輯表達(dá)式的管級電路,本文將基于邏輯門的構(gòu)成解釋如何完成任意邏輯的管級電路設(shè)計

PMOS & NMOS

要想輕松畫出管級電路,首先要理解,為什么在邏輯門中PMOS總是作為上管,NMOS總是作為下管。

411fb096-7a85-11ed-8abf-dac502259ad0.jpg

對于P管來說,電流從S流向D,其導(dǎo)通條件為VSG>VTH(閾值);N管反之。

假設(shè)P管作為下管,即D極接地,此時,S級連接外部電路,VS不可知,想要通過改變G級輸入控制VSG電壓差,G級控制邏輯會比較復(fù)雜。

相反,將P管作為上管,那么S接VCC,VS電壓確定,通過控制G級的高低電平即可控制MOS管開關(guān)。

同理分析NMOS,因此通常將P管作為上管,N管做為下管。

邏輯門的管級電路

明白上述原因后,就可以理解輸出的高電平由上管決定,低電平由下管決定。為了保證在某一時刻,輸出只能為高電平或低電平,需要結(jié)合上下管,即當(dāng)上管導(dǎo)通時,下管必然關(guān)斷,反之亦然。

非門的管級電路如下圖所示,由P管和N管串聯(lián)組合而成。

412efcd6-7a85-11ed-8abf-dac502259ad0.jpg

當(dāng)A = 1時,上管關(guān)斷,下管導(dǎo)通,輸出為0;

當(dāng)A = 0時,上管導(dǎo)通,下管關(guān)斷,輸出為1。

由于MOS管本身的特性,我們無法直接搭建出與門和或門,只能通過與非門或非門結(jié)合非門間接搭出,也就是說,與門和非門的搭建至少需要6個MOS管。

如圖所示為或非門管級電路結(jié)構(gòu)。兩個P管串聯(lián)后與兩個并聯(lián)的N管串聯(lián)。

413fb5f8-7a85-11ed-8abf-dac502259ad0.jpg

其輸入輸出特性如下表:

A

B

~(A|B)

0

0

1

0

1

0

1

0

0

1

1

0

與非門的管級電路如下所示:

4154edc4-7a85-11ed-8abf-dac502259ad0.jpg

其輸入輸出特性如下所示:

A

B

~(A|B)

0

0

1

0

1

1

1

0

1

1

1

0

管級電路的轉(zhuǎn)換

在理解了上述門電路的管級電路后,結(jié)合下述三個步驟,即可輕松用MOS管搭建任意邏輯電路。

  1. 對邏輯式按照摩爾公式取反,盡可能將每個輸入轉(zhuǎn)換成反邏輯形式;

  2. 先畫上管,與為串聯(lián),或為并聯(lián);下管與上管相反;

  3. 對整體結(jié)果取反(即加非門);

這里對D=AB+C進(jìn)行舉例。

D=((AB+C)')'=((AB)'C')'=((A'+B')C')'

1

A'+B'

416b297c-7a85-11ed-8abf-dac502259ad0.jpg

2

(A'+B')C'

417f65d6-7a85-11ed-8abf-dac502259ad0.jpg

3

根據(jù)上管畫出下管,串并聯(lián)相互轉(zhuǎn)換

419d69c8-7a85-11ed-8abf-dac502259ad0.jpg

4

A'+B'

41b2b68e-7a85-11ed-8abf-dac502259ad0.jpg

審核編輯 :李倩


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標(biāo)題:邏輯表達(dá)式如何轉(zhuǎn)換為晶體管電路

文章出處:【微信號:zhuyandz,微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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