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多晶粒SoC成趨勢,UCIe標準助其一臂之力

lPCU_elecfans ? 來源:未知 ? 2022-12-14 07:25 ? 次閱讀
半導體行業正在發生重大的戰略轉變,多晶粒 SoC逐漸成為行業主流,這對 SoC 的架構和設計方式具有深遠影響。
這一戰略轉變的驅動因素主要有以下幾種:
  1. 單片 SoC 的尺寸變得太大,無法制造
  2. 某些 SoC 的功能要獲得最佳實現,可能需要不同的工藝節點
  3. 對增強產品的可擴展性和可組合性需求正在增加

然而,由于多晶粒技術的新穎性及設計生態系統的匱乏,SoC 架構師不得不暫停,甚至推遲其多晶粒 SoC 項目。不過,現在情況正在好轉,全行業的參與者已開始攜手合作,為行業提供全面、集成的多晶粒設計和驗證產品,以及全套先進封裝選項。
早期采用者已開始開發自己的專用晶粒間接口,但業界很快意識到,這種方法不利于組裝不同供應商開發的晶粒。該行業需要標準化的晶粒間互連。多個行業聯盟已共同定義此類標準,如圖 1 所示。
  • Optical Interface Forum (OIF) – 針對晶粒間連接而優化的 XSR 和 USR 物理層規范
  • Chips Alliance – 最初由英特爾推出的 AIB 規范
  • Open Compute Platform (OCP) – 針對不同用例而優化的 OpenHBI 和 Bunch-of-Wires (BOW) 規范
  • Unified Chiplet Interconnect Express (UCIe) – 涵蓋多個用例和完整協議棧的全面晶粒間互連規范

圖 1:多個組織已定義并制定了晶粒間互連標準
本文將詳細探討 UCIe 規范及其主要優勢。

UCIe 系譜



UCIe 是最近公布的規范,它繼承了最初發起者積累的多項關鍵技術方面的大量工作和經驗,如圖 2 所示。UCIe 是一個全面的規范,可以立即用作新設計的基礎,同時為未來的規范演變奠定堅實的基礎。

圖 2:各公司攜手建立完整的標準化晶粒間互連
與其他規格相反,UCIe 定義了完整的晶粒間互連堆棧,確保兼容設備的互操作性,這是實現多晶粒系統市場的必要要求。

UCIe 路線圖和用例



從一開始,UCIe 就包含支持多個當前和未來用例的功能。UCIe 支持當前所需的數據速率(從 8Gbps/引腳到 16Gbps/引腳)。UCIe 還有望支持高達 32Gbps/引腳的靈活數據速率,這將是未來高帶寬網絡和數據中心應用的要求。
UCIe 以兩種方式支持所有類型的封裝技術:
  • 用于先進封裝(硅中介層、硅橋或 RDL 扇出)的 UCIe
  • 用于標準包裝(有機基材或層壓板)的 UCIe
兩種方式共享相同的架構和協議。唯一的區別在于 bump map 和 PHY 組織。這種差異意味著無論為特定 SoC 選擇何種封裝類型,都可以重復使用系統架構、系統驗證和軟件開發。
UCIe 支持數據中心中的新型資源聚合(或匯合)架構,無論是在刀片內配備靈活的 PCIe/CXL IO 晶粒,還是在機架到機架內配備支持 UCIe 的光學 IO 晶粒。
最重要的是,UCIe 通過利用流式傳輸(用戶定義)協議,在同一封裝內的多個服務器(或 AI)片上網絡 (NoC) 之間創建低延遲連接,從而支持計算擴展。

UCIe 規范概述



如圖 3 所示,UCIe 規范分為三個堆棧層:物理層、晶粒間適配器層和協議層。
  • 物理層是封裝介質的電氣接口。它包括電氣 AFE(發射器、接收器)以及邊帶信道,可實現兩個晶粒之間的參數交換和協商。它還包括可實現鏈路初始化、訓練和校準算法以及測試和修復功能的邏輯 PHY。
  • 晶粒間適配器層負責鏈路管理功能以及協議仲裁和協商。它包括基于 CRC 和重試機制的可選糾錯功能。
  • 協議層實施一個或多個 UCIe 支持的協議。如今,此類協議是 PCI Express、CXL 和/或流式傳輸協議。它們是基于 Flit 的協議,可提供最高效率和更低的延遲。

圖 3:UCIe 規范分層

物理層



UCIe 接口使用時鐘轉發和單端、低電壓 DDR 信號來提高能耗效率。通過在 PHY 級別擾亂數據,可以減少電源干擾。與其他技術(如 DBI)相反,數據擾亂不會影響帶寬效率。
由于時鐘與數據并行轉發,接收器數據恢復大大簡化,從而實現了更多的功耗節省和延遲縮短。圖 4 顯示了 UCIe PHY 架構框圖。

圖 4:UCIe PHY 架構框圖
UCIe 將模塊定義為最小的接口單元。每個模塊包括一個主帶“總線”,最多 64 個用于先進封裝(或 16 個用于標準封裝)的發送和接收 IO、時鐘轉發 IO、一個有效(成幀)和跟蹤 IO。邊帶“總線”的實現方式也如圖 5 所示。

圖 5:UCIe 模塊實現主帶和邊帶總線
為減少先進封裝組件中由于 ubump 質量導致的良率損失,UCIe 提供基于 6 個冗余引腳(用于 TX 和 RX 數據、時鐘、有效和跟蹤)和 2 個冗余引腳(用于邊帶 TX 和 RX)的測試和修復機制。
由于 C4(或銅柱凸塊)凸點良率和完整封裝過程良率非常高,因此 UCIe 不為標準封裝實施引腳冗余。對于這些封裝,UCIe 支持“降級”操作模式,在另一半檢測到故障后,只有一半模塊處于活躍狀態。
測試和修復流程在鏈路初始化時實施。PHY 測試每個晶粒連接以確定是否存在任何故障。如果發生故障,相應的信號將重新路由到冗余引腳,如圖 6 所示。

圖 6:物理層測試每個晶粒連接以確定故障,并將信號重新路由到冗余引腳
表 1 顯示了先進封裝和標準封裝的 UCIe 規范之間的主要差異。

表 1:用于先進封裝與標準封裝的不同 UCIe PHY 功能
如前所述,這些差異僅在電氣層面上可見,并且不影響上層協議。這些差異源于標準封裝 (110u) 與先進封裝 (45u) 所需的明顯更大的最小凸塊間距,以及源于需要在標準封裝中支持更長的信道距離以增加靈活性。

晶粒間適配器層



晶粒間適配器層是將任何協議連接到 UCIe PHY 層的中間層。晶粒間適配器層管理鏈路本身。在鏈路初始化時,它會等待 PHY 完成鏈路初始化,包括校準、測試和修復,此時會啟動兩個晶粒的發現功能。它會商定將使用哪個協議(如果實施了多個協議)來移交給任務模式活動的協議層。
晶粒間適配器層和協議層之間的接口稱為 FLIT 感知晶粒間接口 (FDI),是一種基于 FLIT 的接口。為了適應不同的協議,它支持各種 FLIT 模式:
  • CXL3 256B 標準 FLIT 模式
  • CXL3 256B 延遲優化 FLIT 模式
  • PCIe6 256B FLIT 模式
  • CXL2 68B 增強型 FLIT 模式
  • 流式傳輸 64B 原始模式

UCIe 還定義了 CXL 協議和 PCI Express 協議的原始模式。這些模式適用于 UCIe 流量在光纖鏈路上運行時的重定時器應用。在重定時器模式下,延遲和錯誤率不由 UCIe 鏈路本身定義,并且假設協議層將處理所有糾錯機制,包括 CRC、重試和可能的 FEC。晶粒間適配器層不會將 CRC 代碼添加到協議 FLIT 中,也不會檢查是否出錯或在接收器上應用重試機制。

協議層



UCIe 映射 PCI Express 和 CXL 等通用協議,這樣開發人員就能夠利用之前在軟件堆棧上的工作,并使用多晶粒架構讓采用封裝內集成變得更加簡單。UCIe 預計會在其未來的版本中實現其他協議映射的標準化。
UCIe 還支持通過流模式映射其他協議。例如,在流模式下,CXS 或 AXI 橋接到 FDI 接口,支持兩個計算晶粒上的 NoC 架構之間的低延遲連接。利用物理層和晶粒間適配器層鏈路管理功能,可以以相同的方式實施其他由用戶定義的協議。
在實施 UCIe 互連時,架構師可以選擇支持這些協議中的一個或多個。實施多個協議可增強晶粒在不同用例中的適用性,這在開放式多晶粒系統市場中具有真正的優勢。晶粒間適配器層負責發現和選擇在給定互連中使用哪個協議。

結語



UCIe 規范為多晶粒 SoC 設計人員帶來了極具競爭力的性能優勢,包括高能效 (pJ/b),高邊緣使用效率 (Tbps/mm) 和低延遲 (ns),支持最受歡迎的 IO 協議以及任何用戶定義的協議,與從有機基材到先進硅中介層的各種封裝技術兼容,并涵蓋接口的所有關鍵方面(初始化、邊帶、協議、測試和修復、糾錯、等等)。
UCIe 的優勢使其成為一項非常引人注目的技術,通過確保互操作性,輕松實現真正開放的多晶粒系統的生態系統。
UCIe 發起者勾勒出了一個令人信服的路線圖,以支持行業的新用例和要求。發起者預計 UCIe 會支持更高的數據速率和新的協議、3D 封裝以及多晶粒系統設計的其他方面,例如外形尺寸、安全性、可測試性,等等。
新思科技提供全面的多晶粒系統解決方案,使設計人員能夠輕松過渡到多晶粒 SoC 架構。
  • 經過硅驗證的 IP 產品組合,包括接口 IP、處理器 IP、安全 IP 和測試 IP
  • 適用于 UCIe 和 112G XSR 的完整晶粒間控制器和 PHY IP
  • 完整的 HBM3 控制器和 PHY IP
  • 廣泛的集成支持
  • 統一的 3DIC 探索和設計基礎架構
  • 與代工廠和 OSAT 的生態系統協作


原文標題:多晶粒SoC成趨勢,UCIe標準助其一臂之力

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