作者：Siddharth Devarajan, Larry Singer, Dan Kelly, Tao Pan, Jose Silva, Janet Brunsilius, Daniel Rey-Losada, Frank Murden, Carroll Speir, Jeffery Bray, Eric Otte, Nevena Rakuljic, Phil Brown, Todd Weigandt, Qicheng Yu, Donald Paterson, Corey Petersen, Jeffrey Gealow, and Gabriele Manganaro

本文介紹了一種 12 位 10GS/s 交錯(cuò) （IL） 流水線(xiàn)模數(shù)轉(zhuǎn)換器 （ADC）。該 ADC 采用 4 GHz 輸入信號(hào)實(shí)現(xiàn) 55 dB 的信噪比和失真比 （SNDR） 和 66 dB 的無(wú)雜散動(dòng)態(tài)范圍 （SFDR），采用 28 nm CMOS 技術(shù)制造，功耗為 2.9 W。 八個(gè)流水線(xiàn)子 ADC 交錯(cuò)以實(shí)現(xiàn) 10 GS/s 采樣速率，子 ADC 之間的不匹配在后臺(tái)校準(zhǔn)。流水線(xiàn)子ADC采用多種技術(shù)來(lái)降低功耗，例如避免專(zhuān)用采樣保持放大器（無(wú)SHA）、殘余縮放、閃存背景校準(zhǔn)、抖動(dòng)和級(jí)間增益誤差背景校準(zhǔn)。針對(duì)高頻線(xiàn)性度優(yōu)化的推挽式輸入緩沖器驅(qū)動(dòng)交錯(cuò)式子 ADC，以實(shí)現(xiàn) >7GHz 帶寬。快速開(kāi)啟自舉開(kāi)關(guān)可實(shí)現(xiàn) 100ps 采樣。該ADC還能夠隨機(jī)化子ADC選擇模式，以進(jìn)一步減少殘余交錯(cuò)雜散。

索引術(shù)語(yǔ) — 校準(zhǔn)、CMOS、數(shù)字輔助模擬設(shè)計(jì)、直接射頻采樣模數(shù)轉(zhuǎn)換器 （ADC）、千兆赫茲數(shù)據(jù)轉(zhuǎn)換、交錯(cuò) （IL） ADC、流水線(xiàn) ADC、開(kāi)關(guān)電容器。

介紹

分辨率大于10 b、采樣率遠(yuǎn)達(dá)千兆赫范圍的高速模數(shù)轉(zhuǎn)換器（ADC）設(shè)計(jì)的最新進(jìn)展使軟件定義無(wú)線(xiàn)電可用于各種應(yīng)用，包括通信系統(tǒng)和數(shù)據(jù)采集系統(tǒng)[1]-[5]。雖然傳統(tǒng)上使用較窄帶無(wú)線(xiàn)電（如圖1上半部分所示的外差接收器），但數(shù)據(jù)轉(zhuǎn)換技術(shù)的發(fā)展使寬帶ADC能夠取代信號(hào)鏈的重要部分，如圖1下半部分所示，從而降低系統(tǒng)復(fù)雜性、功耗和成本。

圖 1.傳統(tǒng)外差接收器與直接RF接收器的比較。

宏蜂窩基站、衛(wèi)星通信系統(tǒng)以及電子戰(zhàn)系統(tǒng)和高性能臺(tái)式測(cè)量系統(tǒng)等無(wú)線(xiàn)基礎(chǔ)設(shè)施系統(tǒng)正在推動(dòng)對(duì)射頻頻率高達(dá)3.2 GHz的千兆赫寬帶（有時(shí)是由于合并多個(gè)獨(dú)立的子頻段，共存于不同的載波頻率）的信號(hào)直接數(shù)字化的需求， 并且具有相當(dāng)高的線(xiàn)性度（例如，在 1 GHz 或更高時(shí) SFDR 約為 70 dB）和低噪聲頻譜密度（例如，噪聲頻譜密度 （NSD） 約為 –150 dBFS/Hz 或更高）。不幸的是，由于采樣率（fs） 的 ADC 增加，其功耗增加：首先線(xiàn)性與 fs然后與 f 超線(xiàn)性s;因此，使ADC的效率越來(lái)越低，最終使其實(shí)施變得不切實(shí)際。交錯(cuò)式（IL）ADC可以實(shí)現(xiàn)更高的采樣速率轉(zhuǎn)換，同時(shí)保持功耗可控。然而，涉及多種設(shè)計(jì)權(quán)衡，需要克服許多架構(gòu)和電路設(shè)計(jì)挑戰(zhàn)。

本文描述了一種采用28納米CMOS技術(shù)制造的12-b 10 GS/s IL流水線(xiàn)ADC[6]。該 ADC 交錯(cuò)于由單個(gè)輸入緩沖器驅(qū)動(dòng)的 8 個(gè) 12 b 流水線(xiàn)子 ADC 陣列，并采用各種校準(zhǔn)、抖動(dòng)和隨機(jī)化技術(shù)來(lái)提高頻譜性能。

圖 2.施賴(lài)爾FOM和相關(guān)ADC趨勢(shì)[8]。

本文的組織結(jié)構(gòu)如下。在第二部分中，概述了與千兆赫茲采樣率交錯(cuò)相關(guān)的一些架構(gòu)權(quán)衡和挑戰(zhàn)。第三部分首先描述了該設(shè)計(jì)中采用的整體架構(gòu)以及各種交錯(cuò)校準(zhǔn)。接下來(lái)，在III-A節(jié)中，討論與子ADC相關(guān)的架構(gòu)和電路，以及它們的校準(zhǔn)和抖動(dòng)。III-B部分介紹包括輸入緩沖器在內(nèi)的前端電路設(shè)計(jì)，III-C部分討論順序交錯(cuò)子ADC的殘余效應(yīng)，以及隨機(jī)選擇子ADC的好處。原型IC的測(cè)量結(jié)果在第IV節(jié)中報(bào)告。與類(lèi)似的先進(jìn)ADC的比較是第五節(jié)的主題。最后，第六節(jié)提供了摘要和結(jié)論。

交錯(cuò)和架構(gòu)權(quán)衡

評(píng)估ADC功率效率的常用品質(zhì)因數(shù)（FOM），稱(chēng)為施賴(lài)爾FOM，是

其中 SNDR分貝是以分貝 f 表示的信噪比和失真比斯尼克是奈奎斯特采樣率（對(duì)應(yīng)于采樣率fs除以過(guò)采樣率），P是功耗[7]。圖2所示的顯示FOM [8]的散點(diǎn)圖顯示了最高采樣速率ADC的效率如何迅速下降，位于通常稱(chēng)為“技術(shù)前沿”的漸近對(duì)角線(xiàn)虛線(xiàn)內(nèi)，并且主要受給定工藝技術(shù)中晶體管速度的限制。因此，隨著較新的ADC采用更精細(xì)的光刻CMOS工藝和更快的器件，技術(shù)前沿向右[7]轉(zhuǎn)移，更高的采樣速率ADC變得實(shí)用。

雖然對(duì)于非IL（或單核）ADC架構(gòu)來(lái)說(shuō)也是如此，但I(xiàn)L（或并行）ADC提供了擴(kuò)展工藝技術(shù)速度限制的理論潛力[9]。事實(shí)上，至少在原則上，通過(guò)交錯(cuò)M個(gè)相同的ADC（稱(chēng)為子ADC），每個(gè)ADC的時(shí)鐘頻率為f南卡羅來(lái)納州和消耗Pc瓦特，一個(gè) IL ADC 采樣速率為 fs= M ·f南卡羅來(lái)納州和消耗 P = M ·Pc瓦特可以設(shè)計(jì)。

首先，人們可以得出結(jié)論，IL ADC應(yīng)該與其子ADC一樣高能效，因?yàn)镮L ADC的FOM是

并且由于原則上，SNDRC的子ADC與SNDR相同伊利諾伊州IL ADC，然后通過(guò)替換 （2）

最后

因此，回到圖2，從具有FOM的子ADC開(kāi)始設(shè)計(jì)子模數(shù)轉(zhuǎn)換器，位于技術(shù)前沿的左側(cè)，并與遞增的M交錯(cuò)，可以設(shè)想構(gòu)建越來(lái)越快的IL ADC，具有恒定的FOM（向圖形添加新點(diǎn)以獲得更大的f）。s但不斷橫坐標(biāo)），最終超越了技術(shù)前沿設(shè)定的極限。

然而，在實(shí)踐中，要從子ADC構(gòu)建IL ADC，需要相當(dāng)多的額外電路開(kāi)銷(xiāo)。這包括信號(hào)緩沖、路由、基準(zhǔn)電壓源、時(shí)鐘和控制、輸入信號(hào)源的前端接口、數(shù)字后端解復(fù)用、不同部分的電源以及校準(zhǔn)電路。所有這些都會(huì)消耗額外的功率Po，Po隨M和fs線(xiàn)性或超線(xiàn)性增長(zhǎng)，因此，當(dāng)引入對(duì)數(shù)（2）參數(shù)的分母時(shí)，會(huì)降低IL ADC的實(shí)際效率

由于最高FOM是在采樣速率較低的非IL ADC架構(gòu)中獲得的，例如逐次逼近（SAR）轉(zhuǎn)換器，因此在具有大交錯(cuò)階M [9]-[14]的IL ADC中找到此類(lèi)SAR子ADC已成為降低功耗的常見(jiàn)現(xiàn)象。然而，上述模型以及其他更復(fù)雜的分析表示[15]，[16]并未捕獲影響最終IL ADC頻譜性能和驅(qū)動(dòng)性能的其他重要架構(gòu)考慮因素。

雖然高能效、高交錯(cuò)階ADC（例如M>10）面臨著許多實(shí)際實(shí)現(xiàn)挑戰(zhàn)，將其分辨率限制在10 b左右[17]，[18]。此外，隨著M的增加，輸入緩沖器必須驅(qū)動(dòng)更多的子ADC，從而增加前端負(fù)載，從而降低輸入帶寬（BW）和線(xiàn)性度，并增加功耗[16]，[17]。相反，更高的采樣速率子ADC架構(gòu)，如流水線(xiàn)子ADC [19]，雖然功耗效率略低，但降低了M（對(duì)于相同的f）。s），這有助于減少前端負(fù)載，減少實(shí)現(xiàn)挑戰(zhàn)、復(fù)雜性和開(kāi)銷(xiāo)，并已顯示出更高的分辨率 [20]-[22]。

圖 3.12-b 10-GS/s ADC 架構(gòu)。

因此，雖然較高M(jìn) SAR陣列和較低M流水線(xiàn)陣列均有其優(yōu)點(diǎn)，但基于嚴(yán)格的頻譜性能和寬帶寬目標(biāo)，本文選擇流水線(xiàn)子ADC架構(gòu)，并采用各種技術(shù)來(lái)降低流水線(xiàn)子ADC的功耗。最近發(fā)布的 14 b 2.5-GS/s 流水線(xiàn) ADC [5] 是這些性能水平下最快的非 IL 流水線(xiàn) ADC，是 28 納米 CMOS 中此類(lèi)流水線(xiàn) ADC 速度限制的重要數(shù)據(jù)點(diǎn)。我們的評(píng)估表明，在28納米CMOS技術(shù)中，高能效流水線(xiàn)子ADC可以設(shè)計(jì)為低于2 GS/s的采樣率。此外，在IL ADC中使用二進(jìn)制數(shù)量的子ADC通常可以實(shí)現(xiàn)更好的匹配布局。考慮到所有這些因素，在這項(xiàng)工作中交錯(cuò)使用八個(gè)子ADC以實(shí)現(xiàn)10 GS/s，這種架構(gòu)選擇與其他IL流水線(xiàn)ADC有相似之處[20]，[18]。

交錯(cuò)式 ADC 架構(gòu)

整體ADC架構(gòu)如圖3所示。8個(gè)流水線(xiàn)子ADC交錯(cuò)實(shí)現(xiàn)10 GS/s采樣速率。單個(gè)公共輸入緩沖器用于驅(qū)動(dòng)輸入信號(hào)，V在，以用于所有八個(gè)子 ADC。八個(gè)子ADC的數(shù)字輸出進(jìn)入各個(gè)子ADC數(shù)字校準(zhǔn)模塊，用于校正子ADC缺陷。單獨(dú)校正的子ADC輸出進(jìn)入一個(gè)公共IL校準(zhǔn)模塊，該模塊估計(jì)并校正子ADC之間的失配，否則會(huì)導(dǎo)致失配音[15]，[16]。所有校準(zhǔn)的估計(jì)和校正方面都在片上實(shí)現(xiàn)。偏移、增益和時(shí)序失配在后臺(tái)校準(zhǔn)，以確保良好的頻譜性能。失調(diào)和增益失配在數(shù)字域中得到估計(jì)和校正[23]。然而，對(duì)于時(shí)序失配，估計(jì)是通過(guò)數(shù)字方式完成的，但校正是在模擬域中完成的[16]，[24]，[12]。為了估計(jì)時(shí)序偏差，假設(shè)IL失調(diào)和增益已經(jīng)校準(zhǔn)。如果所有子ADC在等間隔的時(shí)刻采樣，則它們平均與相鄰的子ADC采樣具有相同的相關(guān)性。如果子ADC早期偏斜，那么它與緊接在它之前的樣本的相關(guān)性會(huì)更高，而與緊隨其后的樣本的相關(guān)性會(huì)降低，同樣，平均而言[16]。對(duì)于每個(gè)子ADC，在其輸出和緊隨其后的采樣之間執(zhí)行相關(guān)性。如果 ADC[n]子ADC_M是用第 M 個(gè)子 ADC 采集的第 n 個(gè)總體 ADC 樣本，則感興趣的相關(guān)值為

其中 E 是期望值或平均值。將其中一個(gè)子ADC作為基準(zhǔn)，所有其他子ADC時(shí)序偏差根據(jù)其與該參考相關(guān)性的差異定期調(diào)整，使用遞歸數(shù)字反饋環(huán)路在后臺(tái)連續(xù)工作[16]。時(shí)序失配的校正可以使用有限脈沖響應(yīng)濾波器[22]以數(shù)字方式完成，但即使在像28 nm CMOS這樣的高級(jí)工藝中，這種具有10 fs定時(shí)分辨率的濾波器的功耗也會(huì)大大高于模擬偏斜校正，后者是通過(guò)在采樣時(shí)鐘驅(qū)動(dòng)器上加載電容式數(shù)模轉(zhuǎn)換器（DAC）來(lái)實(shí)現(xiàn)的[22]。完整的時(shí)序偏斜數(shù)字反饋環(huán)路及其在每個(gè)子ADC內(nèi)控制的DAC如圖4所示。通過(guò)打開(kāi)（或關(guān)閉）開(kāi)關(guān)以加載（或卸載）逆變器以延遲（或提前）采樣時(shí)鐘來(lái)調(diào)整采樣時(shí)間。

為了完成架構(gòu)描述，如圖3所示，差分時(shí)鐘接收器（Rcvr）由片外10 GHz時(shí)鐘（CLK）發(fā)生器驅(qū)動(dòng)，時(shí)鐘接收器的輸出進(jìn)入時(shí)鐘生成電路，該電路生成所有交錯(cuò)時(shí)鐘相位，以控制子ADC操作，例如采樣、閃存中的粗量化、 并增加DAC（MDAC）殘基的產(chǎn)生。該ADC包括片內(nèi)基準(zhǔn)電壓生成和偏置電流生成電路。

A. 子ADC架構(gòu)和電路實(shí)現(xiàn)

如前文第一節(jié)所述，這項(xiàng)工作交織相對(duì)較快（>1.25 GS/s）的流水線(xiàn)子ADC。28 nm等先進(jìn)CMOS技術(shù)中的流水線(xiàn)架構(gòu)使這種GHz子ADC具有非常好的頻譜性能。在這項(xiàng)工作中，采用了多種技術(shù)來(lái)最大限度地降低流水線(xiàn)子ADC的功耗，而不會(huì)犧牲性能。為了最大限度地降低功耗，流水線(xiàn)子 ADC 設(shè)計(jì)為采用內(nèi)核 1V 電源供電。低壓流水線(xiàn)的主要挑戰(zhàn)之一是設(shè)計(jì)具有足夠擺幅、增益精度和線(xiàn)性度的MDAC放大器[25]。流水線(xiàn)子ADC設(shè)計(jì)用于處理1.4 Vpp差分的輸入信號(hào)擺幅，這給在1 V電源上設(shè)計(jì)MDAC帶來(lái)了挑戰(zhàn)。為MDAC放大器使用更高的電源將導(dǎo)致更高的功率和復(fù)雜性，其中包括當(dāng)?shù)蛪篗DAC放大器晶體管與高于額定電源一起使用時(shí)用于緩解電壓應(yīng)力的額外電路，以及由于多個(gè)電源電壓而增加的電源布線(xiàn)復(fù)雜性。此外，由于開(kāi)關(guān)電容MDAC電路中有多個(gè)電源域，時(shí)鐘和升壓器可能需要進(jìn)一步的電平轉(zhuǎn)換（LS）。所有這些都將轉(zhuǎn)化為子ADC設(shè)計(jì)的更大面積，從而增加IL ADC在時(shí)鐘寄生效應(yīng)和輸入緩沖器必須驅(qū)動(dòng)的寄生效應(yīng)方面的整體功耗。在這項(xiàng)工作中，MDAC放大器設(shè)計(jì)為采用1 V電源供電，以最大限度地減小面積和功耗，并結(jié)合使用模擬電路技術(shù)和數(shù)字校準(zhǔn)技術(shù)來(lái)確保良好的性能。

圖 4.時(shí)序偏斜校正DAC和控制該DAC的整個(gè)數(shù)字反饋。

圖 5.12-b 流水線(xiàn)子 ADC 架構(gòu)和階段 1 實(shí)現(xiàn)細(xì)節(jié)。

流水線(xiàn)子ADC的架構(gòu)如圖5所示。該流水線(xiàn)由4-b第一級(jí)組成，隨后是三個(gè)3-b級(jí)和最后的3-b閃存。在熱噪聲受限設(shè)計(jì)中，MDAC分辨率（每級(jí)位數(shù)）的選擇通常被認(rèn)為是相當(dāng)淺的最佳選擇[26]-[28]。流水線(xiàn)子ADC無(wú)SHA格式，避免了SHA的功率、噪聲和失真開(kāi)銷(xiāo)，但在MDAC和閃存之間的軌道帶寬方面引入了嚴(yán)格的匹配要求[29]。

流水線(xiàn)子ADC第一階段（階段1）的實(shí)現(xiàn)細(xì)節(jié)也如圖5所示。輸入信號(hào)V英克斯在采樣電容上采樣CS，4-b 閃光燈粗略量化V英克斯同時(shí)。4-b閃存的輸出驅(qū)動(dòng)DAC電容器C代數(shù)轉(zhuǎn)換器和C代數(shù)轉(zhuǎn)換器減去電荷CS.使用單獨(dú)的DAC電容器，而不是重復(fù)使用CS同時(shí)執(zhí)行DAC功能具有眾所周知的權(quán)衡[30]，[28]。單獨(dú)的好處C代數(shù)轉(zhuǎn)換器分別是：1） 基準(zhǔn)電壓緩沖器上的電荷毛刺與信號(hào)無(wú)關(guān)，允許使用低功耗基準(zhǔn)電壓緩沖器;2）CS在保持階段結(jié)束時(shí)沒(méi)有非線(xiàn)性量化電荷，這消除了在CS返回軌道之前進(jìn)行顯式復(fù)位階段的需要，從而節(jié)省了功耗。

單獨(dú)C代數(shù)轉(zhuǎn)換器噪聲增加，反饋因子降低。MDAC 放大器 Amp1 產(chǎn)生殘余，VRES，進(jìn)入下一階段。在第1級(jí)注入抖動(dòng)以線(xiàn)性化子ADC傳遞函數(shù)[28]，并且還執(zhí)行級(jí)間增益誤差（IGE）校準(zhǔn)以校正背景中的MDAC增益誤差[31]。基準(zhǔn)電壓緩沖器（圖5中未明確顯示）作為互補(bǔ)的推挽源跟隨器實(shí)現(xiàn)，以確保快速建立C代數(shù)轉(zhuǎn)換器MDAC 處于保持階段時(shí)的電容器。每個(gè)子ADC中的每個(gè)MDAC級(jí)都有自己的基準(zhǔn)電壓緩沖器，基準(zhǔn)電壓緩沖器之間的不匹配作為背景數(shù)字校準(zhǔn)的一部分進(jìn)行校正。對(duì)所有MDAC使用通用基準(zhǔn)電壓緩沖器會(huì)導(dǎo)致該緩沖器必須驅(qū)動(dòng)路由寄生電容到每個(gè)MDAC，從而導(dǎo)致更高的功耗。

4-b閃存中的比較器使用小型器件來(lái)實(shí)現(xiàn)低功耗和小面積，因此其工藝失配會(huì)消耗很大的校正范圍。為了克服這個(gè)問(wèn)題，4-b閃光燈采用背景校準(zhǔn)方案來(lái)校正比較器偏移，如圖6所示。這項(xiàng)工作中的4-b閃存通常需要16個(gè)比較器（具有16個(gè)比較器轉(zhuǎn)換的MDAC傳遞函數(shù)將在本節(jié)后面解釋[28]），但是，為這種背景校準(zhǔn)方案增加了一個(gè)額外的第17個(gè)比較器。在任何給定時(shí)間，主信號(hào)路徑操作只需要16個(gè)比較器，因此17個(gè)比較器中的一個(gè)離線(xiàn)移除并在后臺(tái)校準(zhǔn)。所有比較器均按順序旋轉(zhuǎn)，以確保其所有偏移定期校準(zhǔn)。在圖6中，突出顯示了正在校準(zhǔn)的比較器。

圖 6.Flash1背景比較器偏移校準(zhǔn)。

基準(zhǔn)抽頭和比較器的輸出數(shù)據(jù)位在校準(zhǔn)中如比較器周?chē)具M(jìn)行多路復(fù)用，以確保信號(hào)路徑功能不會(huì)因離線(xiàn)移除比較器進(jìn)行校準(zhǔn)而受到影響。正在自動(dòng)歸零的比較器的輸入與采樣網(wǎng)絡(luò)斷開(kāi)連接并短路以提供零輸入。背景偏移校準(zhǔn)不僅可以消除工藝、電源和溫度變化的偏移，還可以消除晶體管老化引起的偏移漂移，這在28 nm等高級(jí)CMOS技術(shù)中可能很?chē)?yán)重。

圖 7.閃存1采樣比較器架構(gòu)，確保閃存1和MDAC1之間的帶寬匹配。

一個(gè)重要的無(wú)SHA考慮因素是，由于第1級(jí)的閃存和MDAC都對(duì)GHz輸入進(jìn)行采樣，因此小的帶寬失配會(huì)消耗很大的校正范圍。為了盡量減少帶寬失配，在flash1中使用了采樣比較器架構(gòu)[29]，如圖7所示。V英克斯首先在MDAC和閃存中被動(dòng)采樣，然后鎖存器觸發(fā)以產(chǎn)生比較器的輸出。雖然這種順序操作增加了比較器的延遲，而不是直接在鎖存器上采樣，但好處是能夠非常接近MDAC和閃存的軌道帶寬，因?yàn)樗鼈冊(cè)诟欇斎胄盘?hào)時(shí)都是分布式RC網(wǎng)絡(luò)。此外，為了能夠糾正MDAC和閃光燈之間存在的任何帶寬不匹配，MDAC（q1p）和閃光燈（q1p_FL）的采樣時(shí)鐘被分開(kāi)，并在閃光燈采樣時(shí)鐘路徑中插入延遲線(xiàn)，以允許調(diào)整閃光燈采樣時(shí)間。此調(diào)整通過(guò)監(jiān)測(cè) stage1 V 的殘余在前景中完成RES并通過(guò)調(diào)整閃光燈采樣時(shí)鐘延遲來(lái)最小化高頻輸入信號(hào)條件下的幅度。

圖 8.階段 1 殘基轉(zhuǎn)移函數(shù)。

在4-b級(jí)中，MDAC的增益通常設(shè)置為2(4-1)= 8。然而，為了使 stage1 MDAC 能夠在核心電源下工作，在這項(xiàng)工作中殘余增益降低到 4，如圖 5 所示，其比率CS/CF= 4。圖8比較了增益為8的典型4-b級(jí)的兩個(gè)Stage1傳遞函數(shù)（TF）與增益為4的4-b級(jí)。雖然這種殘余增益降低使Amp1輸出端的擺幅減半并改善線(xiàn)性度，但它使以輸入為基準(zhǔn)（即第2至5級(jí)）的后端噪聲加倍。然而，后端級(jí)為降低噪聲貢獻(xiàn)而增加的功率小于在階段1 MDAC中通過(guò)將其擺動(dòng)減半而獲得的節(jié)能。圖8還顯示了4-b MDAC中16個(gè)比較器閃光躍遷的位置。

MDAC放大器的簡(jiǎn)化晶體管級(jí)實(shí)現(xiàn)如圖9所示。該放大器采用兩級(jí)設(shè)計(jì)，采用分離式級(jí)聯(lián)補(bǔ)償方案。兩級(jí)均采用推挽互補(bǔ)架構(gòu)，使電源效率翻倍（即雙gm/I）。然而，推挽式架構(gòu)需要PMOS和NMOS的不同偏置點(diǎn)，這是通過(guò)使用動(dòng)態(tài)電平轉(zhuǎn)換電容（CLS1和CMSS).每個(gè)電平轉(zhuǎn)換電容使用開(kāi)關(guān)電容電路充電至所需的電平移位電壓，該電路工作在不重疊的互補(bǔ)時(shí)鐘q1和q2上[32]。如圖9所示，小型電容器C小充電至所需的電平偏移偏置電壓（V比亞斯普和V比亞森），并且該小電容器定期與電平轉(zhuǎn)換電容器并聯(lián)開(kāi)關(guān)以刷新其電荷，從而建立電平轉(zhuǎn)換電壓。MDAC放大器的第一級(jí)采用主動(dòng)級(jí)聯(lián)編碼，兩級(jí)均使用獨(dú)立的共模反饋電路，以實(shí)現(xiàn)更好的共模建立和穩(wěn)定性。該放大器專(zhuān)為快速線(xiàn)性建立而設(shè)計(jì)，并針對(duì)低功耗進(jìn)行了優(yōu)化，這是通過(guò)利用減小擺幅、抖動(dòng)和IGE校準(zhǔn)技術(shù)實(shí)現(xiàn)的。

抖動(dòng)被添加到兩個(gè) MDAC（使用C抖動(dòng)圖5所示的電容器）和閃光燈[28]。添加到閃光燈的抖動(dòng)使殘余IGE誤差和階段1 MDAC殘差中的非線(xiàn)性線(xiàn)性化。添加到MDAC的抖動(dòng)沿流水線(xiàn)向下傳播，并對(duì)后端ADC中的差分非線(xiàn)性（DNL）誤差進(jìn)行線(xiàn)性化處理。只有MDAC抖動(dòng)和閃光抖動(dòng)之間的不匹配才會(huì)最終使用校正范圍，并且這些不匹配相對(duì)于校正范圍很小。隨機(jī)1位發(fā)生器（圖5中標(biāo)記為IGE）驅(qū)動(dòng)電容器CIGE將電荷注入MDAC，用于對(duì)MDAC中的IGE進(jìn)行數(shù)字估計(jì)[31]。估算后，IGE將在后臺(tái)進(jìn)行數(shù)字校正。

B. 前端

八路IL ADC的前端如圖10所示。圖中顯示了一個(gè)公共輸入緩沖器驅(qū)動(dòng)八個(gè)子ADC中每個(gè)子ADC內(nèi)的采樣網(wǎng)絡(luò)。這將隔離輸入V在從八個(gè)子ADC的負(fù)載，這改善了帶寬和線(xiàn)性度。為了最大限度地減少輸入緩沖器的負(fù)載和子ADC之間的串?dāng)_，八個(gè)子ADC中只有一個(gè)連接到緩沖器并隨時(shí)跟蹤緩沖器的輸出。也就是說(shuō)，只有八個(gè)中的一個(gè)VBTSTRP[1：8] 隨時(shí)打開(kāi)。七個(gè)關(guān)斷輸入開(kāi)關(guān)在輸入緩沖器上存在顯著的非線(xiàn)性寄生，會(huì)降低高頻線(xiàn)性度，為了減少這種影響，這些輸入開(kāi)關(guān)的后柵偏置至 –1 V 電壓以降低C某人非線(xiàn)性。

在選擇本工作中使用的單個(gè)公共輸入緩沖器與驅(qū)動(dòng)八個(gè)子ADC中每個(gè)子ADC的單獨(dú)輸入緩沖器之間存在著權(quán)衡。在高頻輸入端實(shí)現(xiàn)目標(biāo)帶寬和線(xiàn)性度的緩沖器的gm和功率由容性負(fù)載決定。當(dāng)緩沖器的負(fù)載由采樣電容主導(dǎo)時(shí)CS，并且任何時(shí)候只有一個(gè)子ADC采樣，因此可以爭(zhēng)辯說(shuō)，單個(gè)公共緩沖器的功耗比八個(gè)獨(dú)立的緩沖器低8×因?yàn)楫?dāng)其子ADC采樣時(shí)，每個(gè)單獨(dú)的緩沖器都必須燃燒相同的功率才能提供所需的交流電流，負(fù)載CS.然而，實(shí)際上，公共緩沖器的功耗并不低8×，因?yàn)榈?個(gè)子ADC和7個(gè)關(guān)斷輸入開(kāi)關(guān)的金屬布線(xiàn)增加了額外的寄生電容。但是，只要這兩個(gè)額外的寄生電容明顯小于7×CS，使用公共緩沖區(qū)可以顯著節(jié)省凈功耗。此外，對(duì)于單獨(dú)的輸入緩沖器，總電容呈現(xiàn)為V在也會(huì)增加，這將大大降低 BW。基于帶寬、功率和線(xiàn)性度的考慮，本文使用單個(gè)公共緩沖器。

圖 9.MDAC1 放大器晶體管級(jí)實(shí)現(xiàn)細(xì)節(jié)。

輸入緩沖器實(shí)現(xiàn)細(xì)節(jié)如圖 11 所示。該采用偽差分互補(bǔ)推挽式架構(gòu)，使gm/I翻倍。然而，推挽式設(shè)計(jì)需要NMOS和PMOS器件的不同偏置點(diǎn)，這些偏置點(diǎn)是通過(guò)電平轉(zhuǎn)換（LS）電路實(shí)現(xiàn)的，該電路由電流源在高值電阻兩端產(chǎn)生偏置電壓，該偏置電壓由大型前饋電容旁路。兩級(jí)聯(lián)碼自舉到輸入端V在為了減少緩沖器輸入器件的漏極調(diào)制，這提高了線(xiàn)性度，但需要為緩沖器使用更高的電源電壓。

圖 10.前端電路顯示驅(qū)動(dòng)八個(gè)子ADC采樣器的輸入緩沖器。

輸入緩沖器由2 V和–1 V電源軌供電，每個(gè)晶體管均偏置，以確保其飽和約>150 mV。VDS–VDSAT邊緣。而輸入設(shè)備和內(nèi)部級(jí)聯(lián)直接從輸入驅(qū)動(dòng)V在通過(guò)LS電路，外部級(jí)聯(lián)從內(nèi)部級(jí)聯(lián)的源驅(qū)動(dòng)。驅(qū)動(dòng)外部級(jí)聯(lián)門(mén)的另外兩個(gè)選擇是輸入V在或緩沖區(qū)的輸出V英克斯.這兩種選擇都會(huì)降低緩沖器線(xiàn)性度，因?yàn)橥獠考?jí)聯(lián)碼的漏極未自舉到輸入端，從而在高輸入頻率下產(chǎn)生較大的非線(xiàn)性柵極電流。緩沖器中各種晶體管的后柵是自舉的，如圖11所示，以進(jìn)一步提高緩沖器線(xiàn)性度。當(dāng)最內(nèi)層的輸入器件的后柵極本地連接到源極時(shí)，級(jí)聯(lián)碼的后柵連接到堆棧互補(bǔ)側(cè)的等效小信號(hào)點(diǎn)，這增加了后柵二極管的反向偏置，從而降低了非線(xiàn)性度。

圖 11.輸入緩沖區(qū)實(shí)現(xiàn)詳細(xì)信息。

每個(gè)子ADC在10 GS/s時(shí)分配100 ps，用于跟蹤和采樣緩沖器輸出，因此快速導(dǎo)通自舉開(kāi)關(guān)至關(guān)重要。傳統(tǒng)的自舉開(kāi)關(guān)如圖12所示[25]。該開(kāi)關(guān)的操作遵循圖 12 中所示的步驟順序，從 1 到 5。當(dāng) CLKB 及其增強(qiáng)版本中新網(wǎng)英國(guó)夏令時(shí)高，自舉電容CBTSTRP是收費(fèi)的。當(dāng) CLKB 變?yōu)榈碗娖綍r(shí)，首先 V1 變?yōu)楦唠娖剑缓筝敵鯲BTSTRP被弱拉到 VDD-VTHNMOS，后者弱地打開(kāi) MN2 和 MN1，從而拉下 MP0 的柵極，最終拉動(dòng)VBTSTRP通過(guò)將其連接到充電的高CBTSTRP電容器。這是開(kāi)啟期間的正反饋電路，所以一次VBTSTRP足夠高，MN1和MN2強(qiáng)烈拉動(dòng)MP0的柵極，直到整個(gè)電路達(dá)到自舉穩(wěn)態(tài)操作。請(qǐng)注意，如果MP0的門(mén)可以在序列的早期拉低，則可以提高此自舉發(fā)生器的開(kāi)啟速度。

圖 12.傳統(tǒng)的自舉開(kāi)關(guān)柵極驅(qū)動(dòng)生成電路[25]。

圖 13.自舉開(kāi)關(guān)柵極驅(qū)動(dòng)生成電路，增加了快速啟動(dòng)電路。

在這項(xiàng)工作中，這是通過(guò)添加一個(gè)單獨(dú)的晶體管MN0來(lái)實(shí)現(xiàn)的，當(dāng)CLKB變低時(shí)直接拉下MP0的柵極，如圖13所示。但是，如果 MN0 在 MN1 和 MN2 完全導(dǎo)通時(shí)保持導(dǎo)通狀態(tài)，則會(huì)通過(guò)向輸入端提供低阻抗來(lái)中斷自舉操作V英克斯.為了避免這種爭(zhēng)用，MN0 被 CLKB 的延遲版本關(guān)閉，中新網(wǎng)延遲，從而在加速自舉電路導(dǎo)通后使 MN0 不再影響自舉操作。

C. 順序交錯(cuò)和隨機(jī)交錯(cuò)

IL ADC通常以順序（旋轉(zhuǎn)）模式在子ADC之間循環(huán)。圖3中的8個(gè)子ADC對(duì)輸入信號(hào)進(jìn)行采樣V在按順序旋轉(zhuǎn)八順序模式，如圖14上半部分的子ADC選擇模式所示。對(duì)于順序交錯(cuò)，子ADC之間的任何不匹配都會(huì)導(dǎo)致頻譜中的雜散，如本節(jié)前面所述，本工作中對(duì)此進(jìn)行了校準(zhǔn)。然而，盡管進(jìn)行了校準(zhǔn)，殘留交錯(cuò)雜散仍然存在，因?yàn)檫@些交錯(cuò)雜散對(duì)校準(zhǔn)后仍未校正的失配具有非常高的敏感性。此外，一些二階交錯(cuò)失配（如子ADC之間的線(xiàn)性度失配）由于其復(fù)雜性而未進(jìn)行校準(zhǔn)。對(duì)于大信號(hào)輸入，具有交錯(cuò)失配校準(zhǔn)的順序IL ADC的SFDR通常受到采樣失真引起的HD2或HD3雜散的限制。

圖 14.交錯(cuò)子ADC選擇模式，用于順序和隨機(jī)工作模式。

然而，隨著輸入信號(hào)變小，HD2和HD3通常分別隨著信號(hào)的平方和立方減小而改善，因此小信號(hào)SFDR會(huì)很快受到殘余交錯(cuò)雜散的限制，這對(duì)于許多寬帶應(yīng)用來(lái)說(shuō)是不希望的。此外，在某些應(yīng)用中，HD2和HD3雜散可能被規(guī)劃為落在目標(biāo)目標(biāo)頻帶之外，但殘余交錯(cuò)雜散可能落在帶內(nèi)，這同樣是不希望的。

為了克服這種殘余交錯(cuò)雜散限制，這項(xiàng)工作包括以全10 GS/s采樣速率隨機(jī)化子ADC選擇模式的能力。隨機(jī)化有助于將任何殘余交錯(cuò)雜散轉(zhuǎn)換為噪聲，從而產(chǎn)生更清晰的頻譜，代價(jià)是本底噪聲的增加。為了實(shí)現(xiàn)隨機(jī)化，八個(gè)子ADC中的每一個(gè)都設(shè)計(jì)為以1.43 GS/s [=（10 GS/s）/7]運(yùn)行，因此在七個(gè)時(shí)鐘周期后，子ADC再次可供選擇。這種冗余導(dǎo)致兩個(gè)子ADC隨時(shí)可供選擇，這兩個(gè)子ADC之間的選擇由1-b隨機(jī)發(fā)生器（偽隨機(jī)或PRND）控制。圖14的下半部分以圖形方式描述了隨機(jī)選擇序列。假設(shè)初始起始序列為1到7，則對(duì)于第8個(gè)采樣，子ADC 8和1均可用。例如，如果PRND為第8個(gè)樣本選擇子ADC 1，則子ADC 8保留在堆棧中的相同位置，子ADC 2被添加到堆棧中。對(duì)于第 9 個(gè)樣本，如果選擇了子 ADC 8，則子 ADC 2 將取代其位置，子 ADC 3 將取代堆棧中的子 ADC 2。在子ADC轉(zhuǎn)換后，樣本以正確的順序重新組裝，從而反轉(zhuǎn)隨機(jī)加擾序列。示例子ADC選擇序列的子ADC內(nèi)的時(shí)序如圖15所示，其中MDAC1跟蹤（T）輸入信號(hào)一個(gè)周期，然后采樣并保持（H）至少六個(gè)周期，其中包括生成閃存數(shù)據(jù)和MDAC放大以產(chǎn)生殘余所需的時(shí)間[28]。隨機(jī)化時(shí)，增益、失調(diào)和時(shí)序失配的 IL 校準(zhǔn)算法保持不變。為了估計(jì)時(shí)序偏差，前面提到，在給定的子ADC輸出和緊隨其后的樣本之間執(zhí)行相關(guān)性，隨機(jī)化時(shí)，其他七個(gè)子ADC中的每一個(gè)都會(huì)隨機(jī)產(chǎn)生相關(guān)性。平均而言，即使在隨機(jī)化時(shí)，這種相關(guān)性仍然可以準(zhǔn)確估計(jì)給定子ADC的時(shí)序偏差。

圖 15.各個(gè)子ADC相對(duì)于整個(gè)子ADC選擇模式的時(shí)序圖。

圖 16.模具照片 - 突出顯示區(qū)域：7.4 平方毫米，模具尺寸 4.5 毫米× 4.5 毫米。

測(cè)量結(jié)果

12-b 10-GS/s ADC 采用 28 納米 CMOS 技術(shù)制造。ADC的芯片照片如圖16所示，突出顯示了芯片的關(guān)鍵部分。輸入緩沖器位于頂部，其次是其下方的八個(gè)IL子ADC，然后是數(shù)字。時(shí)鐘接收器和所有時(shí)鐘相位發(fā)生電路位于右側(cè)，偏置發(fā)生位于左側(cè)。

圖17顯示了其中一個(gè)子ADC測(cè)得的數(shù)字Stage1殘余傳遞函數(shù)（DSRTF），后端（級(jí)2至5）代碼在y軸上，flash1輸出代碼在x軸上。啟用閃光比較器背景偏移校準(zhǔn)后，校正范圍的大部分仍未使用。接下來(lái)，圖18顯示了DSRTF以及ADC在對(duì)4 GHz信號(hào)進(jìn)行采樣之前使用的所有校正范圍，然后對(duì)閃存采樣時(shí)鐘延遲進(jìn)行微調(diào)以匹配MDAC。最后，圖19顯示了經(jīng)過(guò)調(diào)整的閃光采樣時(shí)鐘延遲的DSRTF，即使輸入信號(hào)為4 GHz，校正范圍的大部分仍未使用。

圖 17.使用低頻 （127 MHz） 輸入和 flash1 背景校準(zhǔn)測(cè)量的 DSRTF。

圖 18.使用高頻 （4 GHz） 輸入測(cè)量的 DSRTF，無(wú)閃存 1 采樣時(shí)鐘延遲調(diào)整。

圖 19.使用高頻 （4 GHz） 輸入和 flash1 采樣時(shí)鐘延遲調(diào)整測(cè)量的 DSRTF。

圖20顯示了三種情況下八個(gè)子ADC之一的實(shí)測(cè)積分非線(xiàn)性（INL）傳遞函數(shù)。禁用 IGE 校準(zhǔn)和抖動(dòng)后，INL 的連續(xù)性超過(guò) ±2 LSB。啟用 IGE 校準(zhǔn)后，可將不連續(xù)性降低到約 ±1.5 LSB。最后，還啟用了抖動(dòng)，INL小于±0.7 LSB。 抖動(dòng)和IGE校準(zhǔn)可顯著改善子ADC線(xiàn)性度，并確保INL傳遞函數(shù)平滑。擁有沒(méi)有傳遞函數(shù)不連續(xù)性的線(xiàn)性子ADC是實(shí)現(xiàn)良好交錯(cuò)性能的先決條件。

圖 20.測(cè)量的子ADC INL傳遞函數(shù)，帶或不帶抖動(dòng)和IGE校準(zhǔn)。

圖21顯示了IL ADC以10 GS/s的速度對(duì)4 GHz輸入信號(hào)進(jìn)行采樣的快速傅里葉變換（FFT），子ADC校準(zhǔn)和抖動(dòng)已啟用，但沒(méi)有交錯(cuò)校準(zhǔn)。頻譜顯示較大的交錯(cuò)失配雜散，限制了SFDR。如圖22所示，啟用交錯(cuò)校準(zhǔn)時(shí)，交錯(cuò)失配雜散降低到80 dB以下，SFDR受HD2限制為66 dB，HD3限制為69 dB，而實(shí)現(xiàn)的SNR為56 dB，SNDR為55 dB。SNR、SNDR和SFDR的輸入頻率掃描如圖23所示。表I總結(jié)了這款12-b 10-GS/s ADC的性能規(guī)格，并列出了Schreier FOM （FOMS_HF）和Walden FOM （FOMW_HF） [8]。

圖 21.在禁用 IL 校準(zhǔn)的情況下，以 10 GS/s 的速度測(cè)量 ADC FFT，輸入為 4 GHz。

圖 22.在 10 GS/s 下測(cè)量 ADC FFT，輸入為 4 GHz，啟用 IL 校準(zhǔn)。

圖 23.測(cè)得的ADC輸入頻率掃描速度為10 GS/s。

圖24顯示了該ADC測(cè)得的–3 dB帶寬，約為7.4 GHz。決定帶寬性能的主要電路是前端推挽輸入緩沖器和扇出驅(qū)動(dòng)每個(gè)子ADC內(nèi)的采樣網(wǎng)絡(luò)。

圖 24.測(cè)得的ADC輸入帶寬。

如第III-C節(jié)所述，該ADC能夠隨機(jī)選擇子ADC，通過(guò)降低殘余交錯(cuò)雜散的幅度來(lái)提高頻譜性能。為了解釋隨機(jī)化的影響，接下來(lái)顯示了一系列測(cè)量的FFT光譜。圖25顯示了ADC的FFT，該FFT以10 GS/s的速度順序采樣接近滿(mǎn)量程的1 GHz信號(hào)，其中SFDR受HD3分量限制為71 dBc，交錯(cuò)失配雜散通過(guò)校準(zhǔn)抑制至80 dB電平。然而，如圖26所示，當(dāng)輸入信號(hào)幅度下降6 dB時(shí)，HD2和HD3通過(guò)信號(hào)減小的平方和立方而改善，而SFDR現(xiàn)在被交錯(cuò)失配雜散限制在70 dBc，這是不希望的，因?yàn)樵S多應(yīng)用期望SFDR在較小的信號(hào)幅度下得到改善。現(xiàn)在，當(dāng)啟用子ADC的隨機(jī)化時(shí)，如圖27所示，這些殘余交錯(cuò)失配雜散被拖入本底噪聲，對(duì)于所示情況，SFDR提高了10 dB至80 dBc，而代價(jià)是NSD降低1.5 dB。

圖 25.帶滿(mǎn)量程信號(hào)的順序 IL 10-GS/s FFT。

圖 26.順序 IL 10-GS/s FFT 顯示具有小量程信號(hào)的主要?dú)堄?IL 音調(diào)。

圖 27.隨機(jī) IL 10-GS/s FFT 顯示小量程信號(hào)的殘余 IL 音調(diào)減少。

最后，ADC在10 GS/s時(shí)的功耗為2.9 W，其中輸入緩沖器約400 mW，8個(gè)子ADC為1800 mW，時(shí)鐘和數(shù)字為650 mW，基準(zhǔn)電壓源和偏置生成功耗為50 mW。

圖 28.SNDR ≥ 50 dB 的 ADC 的施賴(lài)爾 FOM（在包含 ISSCC 2017 數(shù)據(jù)后從 [8] 過(guò)濾）。

與先進(jìn)ADC的比較

施賴(lài)爾FOM（如（1）所示）用于比較該12-b 10 GS/s ADC與文獻(xiàn)中其他ADC的性能。圖28顯示了基于Murmann [8]數(shù)據(jù)的FOM比較圖，其中ADC已按SNDR = 50 dB條件進(jìn)行濾波，表II將這項(xiàng)工作與最近發(fā)布的ADC與最近發(fā)布的ADC進(jìn)行了比較fS= 圖 28 中的 2.5 GS/s。這項(xiàng)工作在28納米CMOS中實(shí)現(xiàn)了[5]和[33]的采樣率幾乎兩倍，同時(shí)實(shí)現(xiàn)了類(lèi)似的FOM。雖然[21]和[34]在16納米CMOS中實(shí)現(xiàn)了更好的FOM，但它們比這項(xiàng)工作慢2.5×。幾乎所有這些ADC都使用IL流水線(xiàn)架構(gòu)。表 II 中這些 IL 流水線(xiàn) ADC 使用的工藝技術(shù)范圍為 130 nm BiCMOS 至 16 nm CMOS。

總結(jié)和結(jié)論

本文介紹了一種 12-b 10GS/s ADC，該 ADC 在 28 nm CMOS 技術(shù)中交織了 8 個(gè)流水線(xiàn)子 ADC。無(wú)SHA流水線(xiàn)子ADC（包括MDAC放大器）采用內(nèi)核電源供電，以實(shí)現(xiàn)低功耗，這是通過(guò)殘余縮放、閃存背景校準(zhǔn)、抖動(dòng)和IGE校準(zhǔn)等技術(shù)實(shí)現(xiàn)的。在IL ADC中實(shí)現(xiàn)帶寬和線(xiàn)性度的挑戰(zhàn)可通過(guò)推挽互補(bǔ)輸入緩沖器來(lái)驅(qū)動(dòng)IL子ADC，快速自舉開(kāi)關(guān)可實(shí)現(xiàn)10 GS/s采樣操作。交錯(cuò)不匹配通過(guò)背景校準(zhǔn)技術(shù)解決。隨機(jī)選擇子ADC可減少殘余交錯(cuò)雜散。