本文將以不太傳統的方法解釋連續時間Σ-Δ（CTSD）ADC技術，使信號鏈設計人員能夠設想一類新型易于使用的精密ADC技術，作為互連幾個知名組件的簡單系統。在第1部分中，我們重點介紹了現有信號鏈設計面臨的主要挑戰，這些挑戰可以通過精密CTSD ADC顯著簡化，因為它在保持連續時間信號完整性的同時實現了最高精度?，F在，問題是CTSD架構背后的是什么使其能夠實現這些優勢？

解釋CTSD技術概念的傳統方法是首先了解離散時間Σ-Δ（DTSD）調制器環路的基礎知識，然后用等效的連續時間元件替換離散時間環路元件。雖然這種方法可以深入了解Σ-Δ功能，但我們的目標是更直觀地了解精密CTSD ADC的固有優勢。首先，我們將概述構建CTSD調制器環路的分步方法，從廣為人知的閉環反相放大器配置開始，并將其與ADC和DAC相結合。最后，我們將評估我們構建的電路的基本Σ-Δ功能。

步驟1：重新審視閉環反相放大器配置

CTSD ADC的主要優勢之一是，它提供易于驅動的連續阻性輸入，而不是傳統的前期開關電容采樣器。具有類似輸入阻抗概念的電路之一是反相放大器，我們將將其用作構建CTSD調制器環路的起始模塊。

閉環運算放大器配置一直是復制高保真模擬輸入的首選，圖1顯示了最流行的運算放大器配置之一，稱為反相放大器配置。1保真度的度量之一是輸出到輸入增益，在Σ-Δ命名法中也稱為信號傳遞函數（STF）。確定影響STF的參數需要分析電路。

圖1.采用反相放大器配置的閉環運算放大器。

為了更新我們的數學技能，讓我們重新審視著名的V的推導外/V在.第一步，假設運算放大器A的開環增益為無窮大。該假設直接導致運算放大器V的負輸入n在潛在的地面。基爾霍夫定律在這個節點的應用給出了

將其映射到 V外和 V在，我們得到的增益或 STF 為

接下來，讓我們超越不切實際的無限增益假設，用運算放大器的有限增益A重新推導STF。STF 現在看起來像

從這里開始，教科書通常描述對每個參數R的靈敏度在， Rf和 A。對于我們的案例，讓我們繼續構建 CTSD 循環。

第2步：在放大器中引入離散化

我們的ADC信號鏈要求是V的數字化版本在.在下一步中，我們將介紹該電路中的數字化。與其使用將采樣ADC直接放在輸入信號上的傳統方式，不如嘗試不同的方法，在放大器輸出之后放置一個代表性ADC，以獲得數字化數據。但ADC的輸出不能直接用作反饋，因為它必須是模擬電壓。因此，我們需要使用電壓數模轉換器（DAC）跟蹤ADC，如圖2所示。

圖2.在反相放大器配置中引入ADC和DAC。

由于ADC和DAC，V外仍然是 V 的表示在但由于添加了數字化而導致量化錯誤。因此，來自 V 的信號流沒有任何變化在到 V外.這里需要注意的一點是，為了使環路的功能對稱于0 V左右并簡化我們的數學推導，選擇ADC和DAC的基準電壓源為

第 3 步：介紹模擬累加器 – 積分器

圖2中的閉環配置是否穩定？ADC和DAC都是采用采樣時鐘MCLK工作的離散化元件。對于轉換器專家來說，設計無延遲ADC或DAC一直是無法實現的夢想。由于這些環路元件是時鐘的，因此輸入通常在一個邊沿采樣，并在另一個時鐘邊沿進行處理。因此，ADC和DAC組合V的輸出外，即圖 2 中的反饋，僅在 1 個時鐘周期延遲后可用。

反饋的延遲對穩定性有什么影響嗎？讓我們追蹤 V 如何在轉移。為了簡化起見，我們假設 V在= 1， R在= 1， Rf= 1，運算放大器A的增益為100。在第一個時鐘周期，輸入電壓為1，DAC輸出反饋為V外或 V奧特達克為 0，直到下一個時鐘邊沿才可用。當我們跟蹤放大器和ADC輸出的輸入和反饋之間的誤差時，我們可以看到輸出保持指數增長，這在技術上稱為失控問題。

這是因為ADC輸入在放大器獲得的瞬時誤差下工作;也就是說，ADC甚至在反饋可用之前就做出決定，這不是必需的。如果ADC處理累積的平均誤差數據，以便平均反饋的1時鐘延遲引起的誤差，則系統的輸出將被限制。

積分器是平均累加器的一個模擬等效物。環路的增益仍然很高，但僅在低頻下，或者換句話說，在目標頻率帶寬下。這可確保ADC不會出現任何可能導致失控情況的瞬時誤差。因此，環路現在由放大器修改為積分器，然后是ADC和DAC，如圖3a所示。

圖3.（a） 將積分器引入循環。（b） 重新安排循環以突出顯示D奧塔德克作為輸出。

第4步：簡化反饋電阻

我們感興趣的元素是D奧塔德克，所以讓我們重新排列循環元素以突出顯示 D奧塔德克作為系統的輸出，如圖3b所示。接下來，讓我們參觀一下DAC和R的簡化f路徑。為此，讓我們深入了解DAC的細節。DAC的目的是轉換數字代碼D在，與基準成比例的等效模擬電流或電壓。為了進一步擴展基準電壓源連續性的優勢，我們在這里考慮的是一種基于基準電壓源上沒有開關負載的電阻梯形圖的通用DAC架構。讓我們回顧一下溫度電阻DAC，2轉換 D在DAC電流，與公式5有關。

其中 V裁判= V參考文獻– V參考文獻，DAC兩端的總基準電壓。

D在= 溫度代碼中的數字輸入

Rf= 反饋電阻;拆分為每個單元元素

N = 位數

圖4.一般的溫度電阻式DAC。

為了獲得電壓輸出，在跨阻配置中使用運算放大器進行I至V轉換，3如圖4所示。所以

回到圖3b的離散化循環，這個V奧特達克再次轉換回當前，IFB，通過反相放大器的反饋電阻，暗示信號流為I代數轉換器→ V奧達 C→ IFB.數學

從上面的信號流和公式中，我們看到轉換 V奧特達克到我FB是可以繞過的冗余步驟。刪除冗余元素，為簡單起見，表示 （V參考文獻– V參考文獻） 作為 V裁判，讓我們重繪循環，如圖 5 所示。

圖5.去掉多余的I至V和反饋電阻。

瞧！我們已經構建了一個一階Σ-Δ循環！所有這些都是通過將眾所周知的元件（反相放大器、ADC 和 DAC）拼接在一起來實現的。

步驟 5：了解過采樣

到目前為止，我們已經掌握了CTSD循環的構建，但我們還沒有意識到這個奇特循環所提供的特殊性。實現這一目標的第一步是理解過采樣。僅當有足夠的采樣和數字化數據點來提取或解釋模擬信號信息時，ADC數據才有用。奈奎斯特定理建議，為了忠實地重建輸入信號，ADC的采樣頻率應至少是信號頻率的兩倍。如果我們在這個最低要求上繼續添加更多的數據點，解釋中的錯誤將進一步減少。按照這種思路，在Σ-Δ中，選擇的采樣頻率遠高于建議的奈奎斯特頻率，這稱為過采樣。過采樣4通過將總噪聲分散到更高的頻率上，有助于降低目標頻段的量化噪聲，如圖6所示。

圖6.奈奎斯特采樣和過采樣之間的噪聲頻譜密度比較。

第 6 步：了解噪聲整形

當Σ-Δ專家使用噪聲傳遞函數（NTF）或噪聲整形等術語時，信號鏈設計人員不應感到迷茫，4我們的下一步將幫助他們直觀地理解這些術語，因為它們是Σ-Δ轉換器命名法所獨有的。讓我們重新審視一下簡單的反相放大器配置，并引入誤差Qe在放大器的輸出端，如圖7所示。

圖7.在反相放大器配置中引入誤差。

該誤差在輸出端的貢獻量化為

數學公式翻譯為誤差 Qe被放大器的開環增益衰減，這只是重申了閉環的優勢。

這種對閉環優勢的理解可以擴展到量化誤差QeCTSD環路中的ADC，這是由于積分器輸出端連續信號數字化而引入的誤差，如圖8所示。

圖8.在Σ-Δ循環中引入量化誤差Qe。

我們現在可以直觀地得出結論，這個Qe將被積分器衰減。集成商 TF |H英特格（f）|= 1/|s × RC|= 1/2πfRC及其對應的頻域表示如圖9所示。其曲線相當于低頻時具有高增益的低通濾波器曲線，增益隨頻率增加線性降低。相應地，Q 的衰減e然后看起來像一個高通濾波器。

圖9.積分器傳遞函數。

該衰減因子的數學表示是噪聲傳遞函數。暫時忽略ADC中的采樣器和DAC中的開關。The NTF, V奧塔德克? 問e，可以按照與反相放大器配置相同的練習進行評估，反相放大器配置在頻域中看起來像一個高通濾波器曲線，如圖10所示。

在感興趣的頻帶中，量化噪聲被完全衰減并推到“不關心”的高頻。這就是所謂的噪聲整形。

圖 10.無需采樣器的噪聲傳遞功能—具有高通濾波器配置文件。

當采樣器處于循環狀態時，量化噪聲整形類比保持不變。不同之處在于NTF頻率響應將以f的每倍復制圖像S，如圖10所示，從而在采樣頻率的每個整數倍處產生陷波。

圖 11.CTSD ADC的噪聲傳遞函數。

Σ-Δ架構的獨特之處在于，在粗制型ADC（例如4位ADC）周圍放置積分器和DAC環路，并應用過采樣和噪聲整形的概念，可顯著降低目標頻率帶寬中的量化噪聲，并將該粗制ADC屏蔽為16至24位精密ADC。

一階CTSD ADC的這些基礎知識現在可以擴展到任何階次的調制器環路。采樣頻率、粗略的ADC規格和環路順序是由ADC的性能要求驅動的頂層設計決策。

第 7 步：使用數字濾波器完成 CTSD 調制器

通常，在ADC信號鏈中，數字化數據由外部數字控制器進行后處理，以進行任何信號信息提取。正如我們現在所知，在Σ-Δ架構中，信號被過采樣。如果將這種過采樣的數字數據直接提供給外部控制器，則需要處理大量冗余數據。這會導致數字控制器設計中的超大功率和空間成本開銷。因此，在將數據呈現給數字控制器之前，數據樣本會以有效的方式丟棄，而不會影響性能。這個過程稱為抽取，由數字抽取濾波器完成。圖11所示為帶有片內數字抽取濾波器的典型CTSD調制器。

圖 12.（a） 從模擬輸入到數字輸出的CTSD ADC調制器環路框圖。（b） 調制器輸出端和數字濾波器輸出端輸入信號的頻譜表示。

圖12b顯示了帶內模擬輸入信號的頻率響應。在調制器的輸出端，我們觀察到量化噪聲的噪聲整形，從而在目標頻帶內大幅降低其。數字濾波器有助于衰減超出目標頻率帶寬的整形噪聲，以便在最終數字輸出處，D外，處于奈奎斯特采樣率。

第 8 步：了解 CTSD ADC 的時鐘靈敏度

到目前為止，我們已經了解了CTSD ADC如何保持輸入信號的連續完整性，從而大大簡化了信號鏈設計。這種架構也有一些限制，主要處理采樣時鐘MCLK。CTSD調制器環路的工作原理是將I之間的誤差電流積分在和我代數轉換器.該積分值中的任何誤差都會導致ADC在環路對誤差進行采樣，并將其反映在輸出中。對于我們的一階積分器環路，采樣時間段內的積分值為 Ts對于常數 I在和我代數轉換器由

對于輸入 0，影響此積分錯誤的參數為

MCLK頻率：如公式10所示，如果MCLK頻率縮放，則控制積分斜率的RC系數也需要重新調諧，以獲得相同的積分值。這意味著CTSD調制器針對固定的MCLK時鐘頻率進行調諧，并且不能支持不同的MCLK。

MCLK 抖動：DAC 代碼，因此 I代數轉換器更改每個時鐘時間段 Ts.如果 I代數轉換器時間段隨機變化，然后平均積分值不斷變化，如圖 13 所示。因此，采樣時鐘時間段中的任何抖動形式的錯誤都會影響調制器環路的性能。

圖 13.CTSD 調制器的時鐘靈敏度。

由于上述原因，CTSD ADC對MCLK的頻率和抖動很敏感。5但ADI已經確定了解決這些謬誤的解決方案。例如，沿系統生成精確、低抖動MCLK并將其路由到ADC的挑戰，可以使用ADC附近的本地低成本晶體和振蕩器來解決。通過使用創新的異步采樣速率轉換（ASRC），該轉換可以為數字控制器提供可變且獨立的數字輸出數據速率，而與固定采樣MCLK無關，從而解決了圍繞固定采樣頻率的謬誤。有關此內容的詳細信息將在本系列的后面部分詳細介紹。

第 9 步：瞧！一切都準備好向你的伙伴們解釋CTSD的概念！

第1部分重點介紹了CTSD ADC的某些信號鏈優勢，第2部分重點介紹了使用閉環運算放大器配置概念構建的從步驟1到步驟6構建的調制器環路。圖11a也幫助我們可視化了這些優勢。

CTSD ADC的輸入阻抗相當于反相放大器的輸入阻抗，具有阻性且易于驅動。使用創新技術，調制器環路DAC使用的基準電壓源也采用阻性。ADC的采樣器位于積分器之后，而不是直接位于輸入端，這使得目標頻帶外的干擾源能夠實現固有的混疊抑制。在本系列的下幾篇文章中，我們將深入探討這些優勢中的每一個及其對信號鏈的相應影響。在下一篇文章中，我們將從最獨特的優勢開始：固有的別名抑制。請關注第3部分，了解固有混疊抑制，并使用AD4134首次引入的一組基于CTSD架構的新型測量和性能參數來進一步了解其量化。

審核編輯：郭婷