有時，電源設計是PCB應用的事后才想到的，壓縮的時間安排迫使工程師忽略標準V以外的關鍵細節。在， V外和負載要求。不幸的是， 遺漏的細節在PCB生產中可能作為難以診斷的問題出現.例如，經過漫長的調試過程后，設計人員發現電路隨機行為不端，例如，由于開關噪聲。隨機誤差的來源可能很難確定。

本文是兩部分系列文章的第一部分，該系列文章解決了設計多軌電源時有時會被忽視的一些問題。第 1 部分重點介紹策略和拓撲，第 2 部分重點介紹功耗預算和電路板布局的細節，以及一些提示和技巧。由于許多應用板使用電源來偏置多個邏輯電平，因此本系列文章將探討多電源板解決方案。目標是實現正確的首次設計拓撲或策略。

如此多的選擇

對于任何特定的電源設計，都有許多可能的解決方案。在下面的示例中，描述了幾個選項，例如單芯片電源與多電壓軌集成電路（IC）。評估成本和性能權衡。本文介紹了低壓差（LDO）穩壓器與開關穩壓器（通常稱為降壓或升壓穩壓器）的權衡。還包括混合方法（即LDO穩壓器和降壓穩壓器的混合搭配），包括電壓輸入至輸出控制（VIOC）穩壓器解決方案。

在本文中，我們將探討開關噪聲，以及如果開關電源設計未被充分濾除，PCB電路會受到怎樣的影響。從頂層設計的角度來看，其他設計注意事項包括成本、性能、實現和效率。

例如，如何才能根據一個或多個給定的電源對多電源拓撲進行最佳設計？在此基礎上，我們將深入探討設計、IC接口技術、電壓閾值水平以及影響電路的穩壓器噪聲類型。我們將介紹一些基本邏輯電平，例如 5 V、3.3 V、2.5 V 和 1.8 V 晶體管間邏輯 （TTL）、互補金屬氧化物半導體 （CMOS） 及其各自的閾值要求。

提到了高級邏輯，例如正發射極耦合邏輯（PECL）、低壓PECL（LVPECL）和電流模式邏輯（CML），但沒有詳細介紹。這些示例是非常高速的接口，低噪聲水平對于這些接口很重要。設計人員需要了解如何避免由于信號擺動而導致的這些問題。

在電源設計中，成本和性能往往齊頭并進，因此設計人員必須仔細考慮邏輯電平和清潔電源的要求。通過設計堅固性以及在公差和噪聲方面的可用裕量，還可以避免生產問題。

設計人員需要了解電源設計方面的權衡取舍：什么是可實現的，什么是可接受的。如果設計沒有達到所需的性能，那么設計人員必須檢查選項和成本，使其符合規格。例如，ADP5054等多軌器件可以滿足所需的性能優勢，同時保持成本效益。

典型設計示例

讓我們從一個設計示例開始。圖1顯示了采用輸入12 V和3.3 V作為主電源的電路板框圖。主電源必須降壓，以產生5 V、2.5 V、1.8 V，可能還有3.3 V，適用于PCB上的應用。如果外部3.3 V可以提供足夠的功率和足夠低的噪聲，則可以使用3.3 V輸入軌，而無需進一步調節，以避免額外費用。否則，可以使用12 V輸入軌來提供足夠的功率，方法是將其降壓至PCB應用所需的3.3 V。

圖1.需要多軌電源解決方案的應用板概述。

邏輯接口概述

PCB通常有多個電源。IC可以單獨使用5 V工作;或者可能需要多個電源，輸入/輸出接口使用5 V和3.3 V，內部邏輯使用2.5 V，低功耗睡眠模式使用1.8 V。低功耗模式可能始終開啟，用于定時器功能、內務管理邏輯等邏輯，或中斷時的喚醒模式或IRQ引腳使能和供電IC，即5 V、3.3 V和2.5 V電源。這些邏輯接口中的部分或全部通常在IC內部使用。

圖2中的標準邏輯接口電平顯示了各種TTL和CMOS閾值邏輯電平及其可接受的輸入和輸出電壓邏輯定義。在本文中，我們感興趣的是輸入邏輯何時被驅動為低電平，如電壓輸入低電平（V伊利諾伊州），以及當驅動為高電平時，由輸入邏輯電平高電平表示（VIH).特別是，我們專注于VIH，圖2中標記為“避免”的閾值不確定性區域。

在所有情況下，都必須考慮±10%的電源容差。同樣，圖3顯示了高速差分信號。出于本文的目的，我們將重點介紹圖2所示的標準邏輯電平。

圖2.標準邏輯接口級別。

開關噪聲

如果濾波不當，開關穩壓器降壓或升壓電源設計會產生數十毫伏至數百毫伏的開關噪聲，可能產生400 mV至600 mV的尖峰。重要的是要知道開關噪聲是否是工作邏輯電平和接口的問題。

安全裕度

為了確保穩健的 PSU 具有適當的安全裕度，設計經驗法則是使用 –10% 容差的最壞情況。例如，5 V TTL V伊利諾伊州0.8 V 變為 0.72 V 和 1.8 V CMOS V伊利諾伊州0.63 V變為0.57 V，閾值電壓（V千） 相應降低 （5 V TTL V千= 1.35 V 和 1.8 V CMOS V千= 0.81 V）。開關噪聲 （VNS） 可以是幾十 mV 到幾百 mV。此外，邏輯電路本身具有信號噪聲（VN） - 即干擾噪聲。總貢獻噪聲電壓，V田納西= VN+ VNS，可在 100 mV 至 800 mV 范圍內。當 V 田納西與標稱信號相加以產生總信號電壓（VTSIG）：實際總信號，V TSIG= V特別興趣小組 + V田納西，影響閾值電壓（V千），進一步擴大了回避區域。信號電平在 V 以內工作千區域是不確定的，其中邏輯電路可以隨機翻轉;例如，最壞的情況會導致錯誤觸發邏輯 1 而不是邏輯 0。

圖3.高速差分邏輯接口電平。

多軌 PSU 注意事項和提示

通過了解接口輸入和IC內部邏輯的閾值電平，我們現在知道什么電平可以觸發真邏輯電平或（無意中）錯誤邏輯電平。問題是：供應必須有多安靜才能達到這些閾值？低壓差線性穩壓器非常安靜，但在高降壓比下不一定有效。開關穩壓器可以有效地降低電壓，但會產生一些噪聲。一個高效而安靜的電源系統可能應該包含這兩種類型的電源的某種組合。本文重點介紹各種組合，包括混合方法，其中LDO穩壓器在開關穩壓器之后使用。

一種最大化效率和最小化噪音的方法（如果需要）1, 2

根據圖1的設計示例，為了最大限度地提高5 V穩壓的效率并降低開關噪聲，請斷開12 V線路并使用降壓穩壓器，例如ADP2386。從標準邏輯接口電平 — 5 V TTL V伊利諾伊州和 5 V CMOS V伊利諾伊州分別為0.8 V和1.5 V——我們僅使用開關穩壓器即可實現允許裕量。對于這些供電軌，使用降壓拓撲可實現效率最大化，而開關噪聲仍低于 V伊利諾伊州采用 5 V（TTL 和 CMOS）技術。使用降壓穩壓器，例如圖4a所示的ADP2386配置，效率可高達95%，如ADP2386的典型電路和效率曲線所示（見圖4b）。如果本設計使用相對安靜的LDO穩壓器，則從V壓降7 V。在到 V外會導致熱量和效率損失形式的顯著內部功率耗散。對于具有少量額外成本的穩健設計，在降壓穩壓器之后使用LDO穩壓器產生5 V電壓是一個額外的好處。

圖4.ADP2386的（a）典型電路和（b）效率曲線。

圖5.典型的ADP125應用。

五世伊利諾伊州對于2.5 V和1.8 V CMOS，分別為0.7 V和0.63 V。遺憾的是，該邏輯電平的安全裕度不足以避免開關噪聲。要解決此問題，有兩個選項可用。第一種選擇是，如果圖1所示的輸入外部3.3 V電源具有足夠的功率且噪聲非常低，則分接該外部3.3 V，并使用線性穩壓器（LDO穩壓器），例如ADP125（圖5）或ADP1740作為2.5 V和1.8 V電源。請注意，從3.3 V到1.8 V有1.5 V壓降。如果這種下降是一個問題，則可以使用混合方法。第二種選擇是，如果外部3.3 V噪聲不低或功率不足，則通過降壓后接LDO穩壓器分接12 V電源，以產生3.3 V、2.5 V和1.8 V電源;混合方法如圖6所示。

插入LDO穩壓器會略微增加成本和電路板面積，并增加一點散熱，但為了實現安全裕度，這些權衡是必要的。使用LDO穩壓器會略微降低效率，但可以通過保持V的小壓降來最小化在到 V外：3.3 V 至 2.5 V 為 0.8 V，3.3 V 至 1.8 V 為 1.5 V。 使用具有VIOC的穩壓器可以最大限度地提高效率和瞬態性能，VIOC調節上游開關穩壓器的輸出，以保持LDO穩壓器兩端的最佳壓降。具有 VIOC 特性的示例包括 LT3045、LT3042 和 LT3070-1。

LT3070-1是一款5 A、低噪聲、可編程輸出、85 mV低壓差線性穩壓器。如果必須使用LDO穩壓器，則散熱是一個問題，其中功耗= V落×一.例如，LT3070-1支持3 A，穩壓器兩端的壓降（或功耗）的典型值為3 A×85 mV = 255 mW。與一些壓差為400 mV的典型LDO穩壓器相比，在3 A的相同輸出電流下，功耗為1.2 W，幾乎是LT3070-1的五倍。

或者，通過使用混合方法，我們可以以成本換取效率。圖6優化了效率和性能，我們首先使用降壓穩壓器（ADP2386）來盡可能提高效率，方法是將其調節到最低允許電壓，然后使用LDO穩壓器（ADP1740）。

圖6.采用ADP2386和ADP1740組合的混合拓撲。

1本練習提供了一個一般設計示例，以展示一些拓撲和技術。但是，不能忘記考慮其他因素，例如.MAX、成本、封裝、電壓降等

2還提供低噪聲降壓和升壓穩壓器選項，例如靜音開關穩壓器?，具有非常低的噪聲和低 EMI。例如，LT8650S 和 LTC3310S 在性能、封裝、占位面積和布局面積方面具有成本效益。

封裝、功耗、成本、效率和性能權衡

生產 PCB 設計通常需要緊湊的多軌電源，以實現高功率、高效率、頂級性能和低噪聲。例如，ADP5054四通道降壓穩壓器為FPGA等應用提供高功率（17 A）、單芯片、多軌電源軌電源解決方案，如圖7所示。完整電源解決方案所需的空間約為 41 mm × 20 mm。ADP5054本身的占位面積僅為7 mm×7 mm，可提供17 A的總電流。如需在狹小空間內獲得非常高的功率，請考慮 ADI 的μ模塊穩壓器?，例如 LTM4700，它可以從 15 mm × 22 mm 的封裝尺寸提供高達 100 A 的電流。

圖7.ADP5054 適用于 FPGA 應用的單芯片、多軌電源解決方案。

圖8.ADP5054原理圖

在第 2 部分中

在本系列的第2部分中，我們將介紹如何在板級應用級聯策略，包括選擇合適的IC來考慮功率預算和電路板布局，以及提示和技巧。

審核編輯：郭婷