作者：Wasim Shaikh and Srikanth Nittala

模數轉換器（ADC）中的采樣現象會引起混疊和容性反沖問題，為了解決這些問題，設計人員使用濾波器和驅動放大器帶來了自己的一系列挑戰。這使得在中等帶寬應用領域實現精密直流和交流性能成為一項挑戰，設計人員最終需要權衡系統目標。

本文介紹連續時間Σ-Δ型ADC，該ADC通過簡化信號鏈，從本質上顯著解決采樣問題。它們消除了對抗混疊濾波器和緩沖器的需求，并解決了與附加組件相關的信號鏈失調誤差和漂移問題。這些優勢縮小了解決方案的尺寸，簡化了解決方案設計，并改善了系統的相位匹配和總體延遲。

本文還比較了分立時間轉換器，重點介紹了系統優勢，以及使用連續時間Σ-Δ型ADC的限制。

采樣基礎知識

數據數字化涉及采樣和量化兩個基本過程，如圖 1 所示。采樣是第一步，其中連續時間變化的模擬信號x（t）使用采樣頻率f轉換為離散時間信號x（n）S.結果均勻相隔 1/T 的周期S（fS= 1/TS).

圖1.數據采樣。

第二步是量化，它將這些離散時間樣本的值近似為有限可能值之一，并以數字代碼表示，如圖1所示。這種對有限值集的量化會導致數字化誤差，稱為量化噪聲。

采樣過程還會導致混疊，其中我們看到輸入信號的折返及其在采樣和保持時鐘頻率周圍的諧波。奈奎斯特準則要求采樣頻率至少是信號中包含的最高頻率的兩倍。如果采樣頻率小于最大模擬信號頻率的兩倍，則會發生稱為混疊的現象。

為了理解混疊在時域和頻域中的含義，首先考慮采樣的單音正弦波的時域表示情況，如圖2所示。在本例中，采樣頻率 fS，至少不是 2f一個，但僅略高于模擬輸入頻率f一個，因此不符合奈奎斯特準則。請注意，實際樣本的模式會產生頻率較低的混疊正弦波，等于fS– f一個.

圖2.混疊：時域中的表示。

圖3.混疊：頻域中的表示。

該場景的相應頻域表示如圖3所示。

奈奎斯特帶寬定義為從直流到f的頻譜S/2.頻譜分為無限多個奈奎斯特區，每個區的寬度等于0.5fS.實際上，理想的采樣器被ADC取代，然后是FFT處理器。FFT 處理器僅提供從直流到電源的輸出S/2;即出現在第一個奈奎斯特區的信號或別名。

考慮頻率為f的單頻正弦波的情況一個以頻率 f 采樣S通過理想的脈沖采樣器（見圖1）。還假設 fS> 2F一個.采樣器的頻域輸出顯示原始信號的混疊或圖像，圍繞f的每個倍數S;也就是說，在等于 |± Kf 的頻率下S± f一個|，K = 1、2、3、4，依此類推。

現在考慮圖3中第一個奈奎斯特區之外的信號的情況。信號頻率僅略低于采樣頻率，對應于圖2中時域表示所示的條件。請注意，即使信號在第一奈奎斯特區之外，其圖像（或別名）fS– f一個，落在里面。回到圖3，很明顯，如果以f的任何圖像頻率出現不需要的信號一個，它也會發生在 f一個，從而在第一奈奎斯特區產生雜散頻率分量。

應對精密性能挑戰

對于高性能應用，系統設計人員需要解決采樣過程引起的量化噪聲、混疊和開關電容輸入采樣問題。業界提供的兩種類型的精密ADC（即逐次逼近寄存器（SAR）和Σ-Δ型ADC）均采用基于開關電容的采樣技術進行設計。

量化噪聲

在理想的奈奎斯特ADC中，ADC的LSB大小將決定在進行模數轉換時添加到輸入端的量化噪聲。該量化噪聲分布在f的帶寬上S/2.為了對抗量化噪聲，第一種技術是過采樣，即以遠高于奈奎斯特頻率的速率對輸入信號進行采樣，以提高信噪比（SNR）和分辨率（ENOB）。在過采樣中，采樣頻率選擇為奈奎斯特頻率（2 × f）的N倍在），因此，相同的量化噪聲現在必須擴散到奈奎斯特頻率的N倍。這也放寬了對抗混疊濾波器的要求。過采樣率 （OSR） 定義為 fS/2樓在，其中 f在是感興趣的信號帶寬。作為一般準則，對ADC進行四倍過采樣可提供額外的一位分辨率，或動態范圍增加6 dB。提高過采樣率可降低整體噪聲，并且由于過采樣而導致的動態范圍（DR）改善為ΔDR = 10log10 OSR（以dB為單位）。

過采樣本質上是與集成的數字濾波器和抽取功能一起使用和實現的。Σ-Δ型ADC中的基本過采樣調制器對量化噪聲進行整形，使得大部分噪聲發生在目標帶寬之外，從而在低頻下增加整體動態范圍，如圖4所示。然后，數字低通濾波器（LPF）消除目標帶寬之外的量化噪聲，抽取器將輸出數據速率降低回奈奎斯特速率。

圖4.過采樣的示例。

噪聲整形是降低量化噪聲的另一種技術。在Σ-Δ型ADC中，在環路濾波器之后的環路內使用低分辨率量化器（1位至5位）。DAC用作反饋，從輸入中減去量化信號，如圖5所示。

圖5.噪聲整形。

積分器將不斷匯總量化誤差，從而將量化噪聲整形為更高的頻率，然后可以使用數字濾波器對其進行濾波。圖6顯示了典型Σ-Δ型ADC輸出x[n]的功率譜密度（PSD）。噪聲整形斜率取決于環路濾波器H（z）（見圖11）的階數，為（20 × n）dB/十倍頻程，其中n是環路濾波器的階數。Σ-Δ ADC通過噪聲整形和過采樣的組合實現高分辨率帶內。帶內帶寬等于f網上解決/2（ODR 代表輸出數據速率）。通過增加環路濾波器的階數或增加過采樣率，可以獲得更高的分辨率。

圖6.過采樣和噪聲整形圖。

混 疊

為了對抗高性能應用中的混疊，使用高階抗混疊濾波器來避免任何數量的折返。抗混疊濾波器是一種低通濾波器，它對輸入信號進行帶控限制，并確保信號中沒有超出目標帶寬的頻率分量可以折返。濾波器性能將取決于帶外信號與f的接近程度S/2，以及所需的衰減量。

對于SAR ADC，輸入信號帶寬和采樣頻率之間的差距并不大，因此我們需要一個高階濾波器，需要具有更大功率和更大失真的復雜、高階濾波器設計。例如，如果200 kSPS采樣速度SAR的輸入帶寬為100 kHz，則抗混疊濾波器需要抑制>100 kHz的輸入信號，以確保沒有混疊。這需要一個非常高階的濾波器。圖 7 顯示了陡峭的曲線需求。

圖7.別名要求。

如果選擇400 kSPS的采樣速度以放寬濾波器的階數，則需要對>300 kHz輸入頻率進行抑制。增加采樣速度將增加功率，對于雙倍速度，功率也將加倍。以功耗為代價的進一步過采樣將進一步放寬抗混疊濾波器要求，因為采樣頻率遠高于輸入帶寬。

在Σ-Δ型ADC中，輸入在OSR高得多時進行過采樣，因此抗混疊濾波器要求放寬，因為采樣頻率遠高于輸入帶寬，如圖8所示。

圖8.Σ-Δ 中的抗混疊濾波器要求。

圖 9 顯示了 SAR 和離散時間 Σ-Δ （DTSD） 架構的 AAF 復雜性。如果我們采用100 kHz的–3 dB輸入帶寬，在采樣頻率f下實現102 dB衰減S，DTSD ADC需要一個二階抗混疊濾波器，同時在f處獲得相同的衰減S將需要使用 SAR ADC 的五階濾波器。

對于連續時間Σ-Δ（CTSD）ADC，衰減是固有的，因此我們不需要任何抗混疊濾波器。

圖9.各種架構的 AA 濾波器要求。

這些濾波器可能是系統設計人員的痛點，他們必須針對它們在目標頻帶中提供的下降進行優化，并提供盡可能多的抑制。它們還會給系統增加許多其他誤差，如失調、增益、相位誤差和噪聲，從而降低其性能。

此外，高性能ADC本質上是差分的，因此我們需要兩倍數量的無源元件。為了在多通道應用中獲得更好的相位匹配，信號鏈中的所有組件都必須匹配良好。因此，需要具有更嚴格公差的組件。

開關電容輸入

開關電容輸入采樣依賴于采樣輸入到電容上的建立時間，從而在采樣開關打開/關閉時產生對瞬態電流進行充電/放電的需求。這稱為輸入反沖，需要能夠支持這些瞬態電流的輸入驅動放大器。此外，輸入需要在采樣時間結束時建立，采樣輸入的精度決定了ADC的性能，這意味著驅動放大器需要在反沖事件后快速建立。這就需要一種高帶寬驅動器，該驅動器能夠支持快速建立并吸收開關電容操作的反沖。在開關電容輸入中，只要采樣導通，驅動器必須立即為保持電容提供電荷。只有當驅動器具有足夠的帶寬能力時，才能及時提供這種突然的電流浪涌。由于開關的寄生效應，在采樣時驅動器會有反沖。如果反沖在下一次采樣之前未穩定，則會導致采樣誤差，從而損壞ADC輸入。

圖 10.采樣回扣。

圖10顯示了DTSD ADC上的反沖。例如，如果采樣頻率為24 MHz，則數據信號需要在41 ns內建立。由于基準電壓源也是開關電容輸入，因此基準輸入引腳上也需要一個高帶寬緩沖器。這些輸入信號和基準電壓緩沖器會增加噪聲，降低信號鏈的整體性能。此外，來自輸入信號驅動器的失真分量（S&H頻率附近）進一步增加了抗混疊要求。此外，對于開關電容輸入，采樣速度的變化將導致輸入電流的變化。這可能導致系統重新整定，以減少驅動ADC時驅動器或前一級產生的增益誤差。

連續時間Σ-Δ型ADC

CTSD ADC是一種替代的Σ-Δ型ADC架構，它利用了過采樣和噪聲整形等原理，但具有實現采樣操作的替代方法，可提供顯著的系統優勢。

圖 11 顯示了 DTSD 架構和 CTSD 架構的比較。正如我們在DTSD架構中看到的，輸入在循環之前被采樣。環路濾波器H（z）在時間上是分立的，并使用開關電容積分器實現。反饋DAC也基于開關電容。由于輸入端存在采樣，這將導致f 的混疊問題S，則在對輸入進行采樣之前，需要額外的抗混疊濾波器。

圖 11.離散時間和連續時間模塊化模塊原理圖。

CTSD 在輸入端沒有采樣器。相反，它是在循環內的量化器上采樣的。環路濾波器現在使用連續時間積分器進行連續時間，反饋DAC也是如此。與整形的量化類似，采樣引起的混疊也會成形。這導致ADC幾乎無采樣，形成了自己的一類。

CTSD的采樣頻率是固定的，這與DTSD不同，DTSD可以輕松調整調制器的采樣頻率。此外，眾所周知，CTSD ADC的抖動耐受性低于開關電容等效產品。現成的晶體或CMOS振蕩器在本地為ADC提供低抖動時鐘，這有助于避免通過隔離傳輸低抖動時鐘并降低EMC。

CTSD的兩個主要優點是固有的混疊抑制以及信號和基準電壓源的阻性輸入。

固有抗鋸齒

在循環內移動量化器會導致固有的混疊抑制。如圖12所示，輸入信號在采樣之前通過環路濾波器，量化器引入的折返（混疊）誤差也會出現該濾波器。信號和混疊誤差將看到與Σ-Δ環路相同的噪聲傳遞函數，并且兩者都具有與Σ-Δ架構中的量化噪聲相似的噪聲整形。因此，CTSD環路的頻率響應自然抑制采樣頻率整數倍附近的輸入信號，充當抗混疊濾波器。

圖 12.CTSD調制器的頻率響應。

阻性輸入

信號和基準輸入端具有阻性輸入，因此比采樣保持配置更易于驅動。通過恒定的阻性輸入，沒有反沖，驅動器可以完全移除。輸入無失真，如圖13所示。由于輸入電阻是恒定的，因此也消除了系統增益誤差的重新調諧。

圖 13.CTSD 的輸入建立。

即使ADC采用單極性電源，模擬輸入也可以是雙極性的。這樣就無需從雙極性前端到ADC進行電平轉換。ADC的直流性能可能與輸入電阻現在具有輸入共模相關電流和輸入電流不同。

基準負載也是阻性的，這減少了開關反沖，因此不需要單獨的基準緩沖器。低通濾波器的電阻可以片內制造，以便它可以與片內電阻負載（因為它們可能采用相同材料）一起跟蹤，從而降低增益誤差溫度漂移。

CTSD架構并不新鮮，但工業和儀器儀表市場的大趨勢要求在更高帶寬下實現直流和交流精度性能。此外，客戶更喜歡單一平臺設計，以滿足他們的大多數解決方案，以縮短上市時間。

CTSD架構與其他類型的ADC相比具有許多優勢，因此一直是從高性能音頻到蜂窩手機RF前端的廣泛應用的選擇。好處包括更高的集成便利性和低功耗，而且可能更重要的是，因為使用CTSD可以解決許多重要的系統級問題。由于許多技術缺陷，CTSD的使用以前僅限于相對音頻/帶寬和較低的動態范圍。因此，逐次逼近型ADC和過采樣DTSD轉換器等高性能奈奎斯特速率轉換器一直是精密、高性能/中等帶寬應用的主流解決方案。

然而，ADI公司最近推出的技術突破克服了許多限制。AD4134是首款基于CTSD的高精度直流至400 kHz帶寬ADC，可實現更高的性能規格，同時提供直流精度，從而為高性能儀器儀表應用中的許多重要系統級問題提供解決方案。AD4134還集成了異步采樣速率轉換器（ASRC），以CTSD固定采樣速度得出的可變數據速率提供數據。輸出數據速率可以獨立于調制器采樣頻率，并且可以將CTSD ADC成功用于不同的粒度吞吐量。在粒度級別上更改輸出數據速率的靈活性也使用戶能夠使用相干采樣。

AD4134的信號鏈優勢

別名免費

固有混疊抑制消除了對抗混疊濾波器的需求，從而減少了元件數量，減小了解決方案尺寸。更重要的是，抗混疊濾波器帶來的所有性能問題（如壓降）、失調、增益和相位誤差等誤差以及系統中的噪聲都不再存在。

低延遲信號鏈

抗混疊濾波器顯著增加了信號鏈中的整體延遲，具體取決于所需的抑制。移除濾波器可完全消除此延遲，并使您能夠在嘈雜的數字控制環路應用中運行精密轉換。

出色的相位匹配

由于系統級沒有抗混疊濾波器，多通道系統中的相位匹配可以得到極大改善。這使其成為需要低通道間失配的應用的正確選擇，例如振動監測、功率測量、數據采集模塊和聲納。

抗干擾魯棒性

由于其固有的濾波作用，CTSD ADC在系統級以及IC內部也不受任何類型的干擾。在DTSD ADC和SAR ADC中，必須注意減少ADC采樣時的干擾。此外，由于固有的濾波作用，電源線不受干擾。

阻性輸入

使用恒定電阻模擬輸入和基準輸入，可以完全消除驅動器要求。同樣，所有的性能問題（如失調、增益、相位誤差和系統噪聲等誤差）都不再存在。

易于設計

由于設計元件的數量大大減少，實現精度性能的困難非常小。這樣可以縮短設計時間，縮短客戶上市時間，簡化 BOM 管理，并提高可靠性。

大小

移除抗混疊濾波器、驅動器和基準電壓緩沖器將顯著減小系統主板面積。儀表放大器可用于直接驅動ADC。對于AD74134，由于它是僅差分輸入的ADC，因此可以使用LTC6373等差分儀表放大器作為驅動器。圖14中的比較顯示了基于離散時間的信號鏈和基于連續時間的信號鏈的信號鏈。我們的實驗表明，與等效的基于離散時間的信號鏈相比，可節省70%的面積，使其成為高密度多通道應用的絕佳選擇。

圖 14.基于離散時間（左）和基于連續時間（右）的信號鏈比較。

圖 15.離散時間和連續時間信號鏈的尺寸比較

總之，AD74134顯著減小了系統尺寸，簡化了信號鏈設計，使系統更加穩健，并通過簡單的設計導入縮短了總上市時間，而無需犧牲精密儀器應用所需的任何性能參數。

審核編輯：郭婷