JESD204B是用于高速、高分辨率數據轉換器的12.5 Gbps串行接口標準。轉換器制造商的設備已經開始進入市場，預計在不久的將來，支持JESD204B的產品數量將大幅增加。JESD204B接口的主要價值是轉換器和邏輯器件（如FPGA或ASIC）之間數據傳輸帶寬的可靠增加。

與任何新接口一樣，JESD204B帶來了新的挑戰。對于系統開發人員來說，挑戰在于如何從PCB設計的角度最好地實現JESD204B，以及如何在最初工作不正常的情況下調試系統。對于組件制造商而言，挑戰涉及測試新的JESD204B器件。測試不僅可以確保在相對理想的環境中滿足規格要求，還可以確保JESD204B在終端系統環境中成功運行。

本文討論JESD204B規范，回顧驗證JESD204B器件所需的測試，并概述用于復制終端系統環境的方法。

JESD204B—數據轉換器的自然演進

數據轉換器（數模到模和模數）用于從音頻和音樂到測試儀器的許多應用。數據轉換器的世界正在不斷發展。隨著位深度和采樣率的提高，數據傳入和傳出變得越來越困難。十年或二十年前，由于高速轉換器的采樣速率限制在100 MSPS及以下，使用TTL或CMOS并行數據總線就足夠了。例如，具有12個專用于數據的引腳的12位轉換器可以通過相對于時鐘的合理設置和保持時間來實現。

隨著速度提高到100 MSPS以上，單端信號的建立和保持時間無法再保持。為了提高速度，高速轉換器轉向差分信號，但代價是引腳數增加。例如，12位轉換器現在需要24個專用于數據的引腳。為了解決引腳數問題，采用了串行數據接口。具有 6× 序列化的轉換器數據接口現在允許同一個 12 位轉換器僅使用兩個差分 I/O（僅四個引腳）傳輸數據。快進到今天，數據轉換器現在正在使用JESD204B規范開發數據接口。

JEDEC標準組織發布了兩個版本的JESD204高速串行數字接口規范。第一個版本是JESD204 2006規范，它將基于SerDes的高速串行接口的優勢帶到了最大速度額定值為3.125 Gbps的數據轉換器中。它于2008年進行了修訂（JESD204A 2008規范），并增加了重要的增強功能，包括支持多數據通道和通道同步。該規范的第二個版本JESD204B由國際JEDEC JC-16任務組（項目150.01）開發，該工作組由來自25家公司的約65名成員組成。它提供了許多主要增強功能，包括更高的最大通道速率、通過接口支持確定性延遲以及支持諧波幀時鐘。

缺乏官方的一致性測試規范

與許多其他高速串行接口標準不同，JESD204B標準不包括官方的一致性測試規范。測試規范具有雙重價值，因為它列出了為確保兼容性而必須執行的測試，以及執行這些測試的過程。不同制造商使用一致的程序有助于確保對規范的共同理解并消除假設的差異。缺乏官方的合規性測試規范并不意味著一切都丟失了。開發一套測試和程序所需的所有信息都可以在JESD204B規范及其引用的規范中找到。由各個芯片制造商和系統開發人員來匯總這些信息。

物理層測試

物理層（PHY）測試與單個數據通道驅動器和接收器電路有關：換句話說，鏈路的模擬測試。它們不包括數字功能或程序測試。為了實現開發完整的PHY測試列表，建議列表的目標，SerDes PHY測試可以從OIF-CEI-02.0規范第1.7節獲得。JESD204B規范嚴格遵循這些建議，但確實包括一些修改。例如，JESD204B沒有將隨機抖動指定為獨立的測試項目，而是選擇將其包含在總抖動下。此外，JESD204B 指定 JSPAT、JTSPAT 和修改后的 RPAT 作為推薦的測試模式，而 OIF-CEI-02.0 指定使用 PRBS31 模式。

除了所需的PHY測試之外，還可以執行其他PHY測試，這些測試未在OIF-CEI-02.0規范或JESD204B規范的PHY部分中列出。可以查看其他SerDes一致性測試規范的示例，并找到諸如對內偏斜（對于發射器）和對內偏斜容差（對于接收器）之類的測試。在提出這些測試時，無意建議將這些測試添加到JESD204B規范中。無需額外的PHY測試即可確保JESD204B兼容性。目的是注意，如果特定的PHY測試失敗，可以使用其他PHY測試來幫助深入了解原因。

設置測試列表后，可以從JESD204B規范中獲得這些測試的限制。請記住，有三組限制：LV-OIF-11G-SR，LV-OIF-6G-SR和LV-OIF-SxI5。特定的JESD204B器件可能支持多組限制。在這種情況下，應針對支持的所有限制集測試組件。

JESD204B PHY測試的一個潛在混淆點是抖動術語。JESD204B 和 OIF-CEI-02.0 規范使用的術語與測試設備供應商使用的術語不同。測試設備制造商的術語基于行業標準的雙狄拉克抖動模型。術語的這種差異是測試過程中潛在問題的一個點，因為抖動是一個相當棘手的話題。表1顯示了我們對抖動術語的翻譯（JESD204B規范使用的抖動術語與測試設備供應商使用的術語不同）。

JESD204B PHY測試的另一個潛在混淆點是數據速率高于11.1 Gbps時的眼圖模板。JESD204B規范規定，對于大于11.1 Gbps的數據速率，應使用11.1 Gbps的標準化位時間。因此，如果以 12.5 Gbps（具有 80 ps 的位周期）運行，則表示將位周期用于 11.1 Gbps（90.9 ps）。這里的問題是，眼圖遮罩可以通過從UI邊緣或UI中心開始來構建，而JESD204B沒有明確說明從哪個參考點開始。如果參考點是 UI 的中心，則眼圖掩模比正常值大，為 12.5 Gbps，使發射器更難通過，但接收器更容易工作。如果參考點是 UI 的邊緣，則眼圖模板比正常小，為 12.5 Gbps，使發射器更容易通過，但接收器很難工作。最終，在解決此問題之前，建議針對兩個掩碼選項中的每一個進行測試，以確保兼容性。

時序測試

為JESD204B提供一份完整的時序測試列表并非易事。整個規范中至少有十幾個時序圖，并且不能立即看出哪些適用于發射器、通道或接收器。此外，有些僅適用于特定的子類（0、1 或 2）。如果只是將時序規范合并到一個表中，那么官方的一致性測試規范將特別有用。一旦花時間有條不紊地瀏覽時序規范，就不會混淆它們。

對于系統開發人員來說，時序的一個好處是，為JESD204B組件指定時序比從規范中立即看出的要容易得多。對于子類 0 和 2，只需指定器件時鐘到 SYNC~ 時序。對于子類 1，只需指定器件時鐘到 SYSREF 時序。

協議測試

與PHY測試一樣，沒有JESD204B協議測試的官方列表。因此，留給每個用戶瀏覽規范并編譯要測試的功能列表。本節列出了許多建議的協議測試，并簡要介紹了它們。

一類協議測試是測試序列。對于PHY測試，JESD204B發射器必須能夠輸出JSPAT和修改后的RPAT模式。從協議的角度來看，需要驗證這些模式是否正確。JESD204B接收器和JTSPAT模式也是如此。或者，如果它們支持 PRBS 模式，則還需要驗證這些模式。接下來是短傳輸層和長傳輸層模式。包括這些是為了幫助系統開發人員通過證明鏈路通過傳輸層正常工作來調試他們的系統。從組件制造商的角度來看，必須針對設備支持的每種操作模式驗證這些傳輸層模式，考慮到鏈路配置變量的數量，最終會出現很多情況。

關于協議測試的一個問題是如何在 12.5 Gbps 下進行。一種推薦的解決方案是使用帶有串行數據解碼器的高速示波器。許多高端示波器現在都配備了專用的觸發芯片，用于觸發8B/10B數據，例如JESD204B中使用的數據。圖3顯示了初始通道對齊序列（ILAS）開始時JESD204B數據通道的串行解碼，速率為6 Gbps。

圖2.JESD204B數據通道的串行解碼速率為6 Gbps，顯示ILAS的開始。可以圍繞 ILAS 構建另一組協議測試。

圖3.長 ISI PCB 末端的眼圖。

可以圍繞 ILAS 構建另一組協議測試。ILAS作為一個整體相當復雜，因此將其分解為各個組件可以使協議測試更有意義。以下是一些可以在變送器上測量以驗證其操作的測試示例。多幀長度是否正確？每個多幀是否以 /R/ 控件代碼開頭，以 /A/ 控件代碼結尾？/Q/ 控件代碼是否位于正確的位置？鏈路配置數據是否正確且位于正確的位置？投連壽險包含數據;這是對的嗎？ILAS持續多少個多幀？ILAS在所有車道上都一樣嗎？顯然，圍繞ILAS序列進行協議測試的潛力很大。

JESD204B沒有很多握手，但它確實有什么是可以測試的。根據子類的不同，可以執行許多測試。由于 SYNC~ 信號可用于初始握手、錯誤報告和鏈路重新初始化，因此收發器和接收器組件是否相應地發揮了作用？接收方是否斷言 SYNC~ 在正確的時間和正確的持續時間內開始？收發器是否根據 SYNC~ 斷言的持續時間做出正確的反應？由于通過鏈路發送的數據也在握手（即 ILAS）中發揮作用，因此其內容和 SYNC~ 計時是否正確？

接下來，作為協議的一部分，需要測試一些較小的數字功能，包括加擾、8B/10B編碼/解碼、偏斜和偏斜容限、控制位、尾位、SYNC~信號組合、幀對齊監控和校正。所有這些函數都需要驗證。

最后，還有一類稱為錯誤處理的協議測試。該規范包括必須檢測和報告的最小錯誤集：視差錯誤、非表內錯誤、意外的控制字符錯誤和代碼組同步錯誤。但是，可以檢測和報告更多潛在錯誤。對于JESD204B組件可檢測到的每種類型，都應該進行協議測試。這些類型的協議測試對于測試和驗證可能有點挑戰，因為正常工作的鏈接永遠不會執行它們。它們通常需要專門的測試設備。BERT模式生成器可以通過創建包含錯誤的模式來用于許多測試。也可以使用FPGA生成錯誤情況，并修改代碼以專門生成這些錯誤。

加重和均衡測試

JESD204B規范很少提及加重和均衡。有一些注釋，如“可能需要預強調”和“可能需要實現均衡”，從中可以確定規范允許它們，但沒有提供任何額外的指導。當使用包含加重或均衡的JESD204B轉換器時，如何確定是否打開它，如果是，打開多少？要回答這個問題，首先最好了解稱為碼間干擾（ISI）的抖動類型。ISI是由傳輸線的濾波效應引起的邊沿時序變化的名稱。在數學上，它可以簡單地建模為低通濾波器。當通過傳輸線發送高速串行數據時，濾波會導致信號失真。加重和均衡抵消了ISI的濾波效應，目的是使通道末端的頻率響應在頻率范圍內盡可能接近平坦，從而產生不會被ISI失真的信號。

在對強調和均衡以及ISI有基本的了解后，下一步是設置它們。許多人首先問的是，在有和沒有加重/均衡的情況下，可以驅動多長的跡線。實際PCB設計有太多的變量會影響ISI，無法根據走線長度指定通道。走線寬度、走線長度、過孔與無過孔、介電材料、連接器與無連接器、走線材料、拐角、無源元件以及到接地層的距離等變量都會影響通道性能。那么，通道特性如何與加重/均衡相關聯呢？解決方案是根據插入損耗指定通道。插入損耗在JESD204B規范中描述為信號隨頻率變化的功率損耗的量度。加重、均衡和PCB溝道都可能與插入損耗（和增益）有關。使用相關頻率（JESD204B規范列出了四分之三波特率）和插入損耗限值（JESD204B列出了?6 dB），可以選擇加重和/或均衡提供的增益，以使所選頻率下的頻率響應高于損耗限值。例如，在+9 GHz時損耗為?12 dB的PCB通道需要+6 dB的加重/均衡增益才能使總增益回升至?6 dB。

或者，轉換器制造商可以提供加重/均衡設置與PCB插入損耗的關系表。這種方法可以產生更好的解決方案，因為它不依賴于那么多假設。為了為變送器構建這樣的表格（并仿真終端系統設計），可以構建一組具有不同走線長度的測試評估板。

PCB走線末端的眼圖可以直接測量，并與JESD204B接收器模板進行比較。通過嘗試各種PCB走線長度，將有一個導致眼睛勉強通過接收器掩模。由于可以測量該特定走線的插入損耗，因此已知特定加重設置的驅動能力。比較圖3（顯示ISI PCB末端的眼圖）和圖4（顯示進入ISI PCB的眼圖） 在這種情況下，數據速率為5 Gbps，ISI PCB在4 GHz時具有8 dB的插入損耗，并且加重關閉。

圖4.進入長 ISI PCB 的眼圖.

重復此過程與加重設置將生成加重設置與插入損耗的表。在具有均衡功能的接收器上也可以采用類似的方法。從輸出最大允許總抖動（ISI 抖動除外）的 BERT 發生器開始。使用同一組具有不同走線長度的ISI測試板，使用越來越長的走線進行測試，直到接收器開始出現超過目標誤碼率的錯誤（1×10）–15).測量PCB走線的插入損耗。對每個均衡器設置重復此操作。總之，如果JESD204B器件制造商僅提供加重/均衡增益，則可以使用第一種方法來選擇設置。最好的方法是制造商提供設置與通道插入損耗的關系表。

應該使用加重還是均衡？從頻率響應校正的角度來看，沒有明確的理由使用一個而不是另一個。但是，在大多數情況下，加重可以以較低的功率產生一定的增益。如果系統功耗很重要，這可能是選擇強調而不是均衡的原因。選擇加重而不是均衡的另一個優點是，可以用示波器直接測量對信號的影響。

通常，JESD204B發射器具有加重功能，接收器具有均衡功能。您將如何確定何時打開兩者？簡單地說，如果通道的插入損耗不能通過加重或均衡來克服，那么是時候同時打開兩者了。至于將它們中的每一個設置為多少增益，根據插入損耗（和增益）指定響應的一個優點是它是累加的。例如，在目標頻率下：損耗為?20 dB的PCB走線、加重為+6 dB的發射器和均衡為+8 dB的接收器，總值為?20 dB + 6 dB + 8 dB = ?6 dB。

仿真系統環境 — 噪聲和抖動

沒有終端系統設計是沒有噪聲和抖動的。仿真系統抖動在JESD204B規范中完全規定，但電壓噪聲沒有規定。為了仿真終端系統設計中的電壓噪聲，組件制造商可以執行噪聲容限測試。其中一個測試是電源噪聲容限。對于此測試，噪聲被注入到組件的各個電源域中。噪聲的幅度增加，直到第一次一致性測試失敗（通常在SerDes上失敗的第一個測試將是抖動）。該測試在通常存在PCB噪聲的頻率范圍內重復（幾Hz至100 MHz左右）。生成容許的最大電源噪聲與頻率的關系圖。可以在所有其他引腳上執行相同的測試。所有這些測試的最終結果通常是一組實用的PCB設計建議，例如“保持特定電源域的分離”，“在此引腳上使用旁路電容”或“不要在此引腳附近路由任何信號”。

測量時保持信號完整性

與任何高速串行測試應用一樣，許多最佳實踐適用于確保準確的測量結果，并且您必須確保您的儀器提供足夠的性能和信號完整性，以提供準確的測量結果。以下是一些注意事項：

動態范圍：通常，最好使用示波器模數動態范圍的全范圍，而不會削波放大器。雖然在查看時鐘信號時削波可能是可以接受的，但這樣做會在評估數據信號時隱藏ISI問題，并且還會影響儀器的邊沿插值算法。

采樣率：將示波器設置為最高采樣率可為最準確的信號和抖動測量提供最佳定時分辨率。一個例外是，如果您以較低的時序精度查看更長的時間窗口。

捕獲窗口：分析較長時間窗口內的信號可讓您看到低頻調制效應，如電源耦合和擴頻時鐘。不幸的是，增加捕獲窗口會增加分析處理時間。在SerDes系統上，通常不需要查看CDR環路帶寬以下被跟蹤和抑制的調制效應。

測試點訪問和解嵌：確保采用一種機制，使探頭盡可能靠近發射機測試點，并盡可能靠近接收器測試點。如果測量過程從長走線和/或實際發射器/接收器測試點的夾具中引入不必要的信號不連續性，則高速信令測試、定時和幅度測量會嚴重影響裕量測試結果。

在某些情況下，探頭接入點可能位于信號因傳輸線長度而降級的位置。在這種情況下，您可能需要解嵌傳輸線以查看真實信號是什么。解嵌涉及重新創建儀器和目標測試點之間測量通道的模型（使用帶有 S 參數的線性方法）。該模型可應用于示波器中采集的波形數據，以解決這些傳輸線劣化問題（見圖5）。

圖5.眼圖顯示了在測試夾具、通道末端和后均衡器上進行的測量。

通過在測量技術中實踐良好的信號完整性，您將能夠更好地評估和表征JESD2024B等高速技術。

總結

最近發布的JESD204B接口可以可靠地增加轉換器和邏輯器件之間的數據傳輸帶寬，許多使用該接口的新器件正在走向市場。與許多其他高速串行接口標準不同，JESD204B標準不包括官方一致性測試規范，這給必須徹底測試和調試其設計的系統設計人員帶來了許多挑戰。幸運的是，該規范包含足夠的信息來開發測試程序，包括 PHY、定時和協議測試。

除了驗證性能和是否符合規范外，測試還有助于確定系統設計中是否需要加重或均衡，并有助于識別不需要的噪聲和抖動源。與任何高速串行測試工作一樣，應遵循儀器選擇、設置和探測的最佳實踐，以確保一致和準確的結果。

審核編輯：郭婷