現(xiàn)代FPGA是有史以來最復(fù)雜的集成電路之一。它們采用最先進(jìn)的晶體管技術(shù)和尖端的建筑結(jié)構(gòu)，以實(shí)現(xiàn)令人難以置信的靈活性和最高的性能。隨著時(shí)間的推移，隨著技術(shù)的進(jìn)步，這種復(fù)雜性決定了在使用FPGA的系統(tǒng)設(shè)計(jì)和實(shí)現(xiàn)方面做出某些妥協(xié)。這一點(diǎn)在電源中最為明顯，每一代新的FPGA都必須更加精確、更敏捷、更可控、更小、更高效、更具有故障感知能力。

在本文中，我們將專門研究Altera Arria 10 FPGA的一些限制規(guī)范，以及它們對(duì)電源設(shè)計(jì)的意義。然后，我們將討論最佳的供電解決方案，并制定計(jì)劃，以成功滿足所有規(guī)格，并使用ADI公司的全套電源系統(tǒng)管理（PSM）IC（包括LTC3887、LTC2977和LTM4677）使我們的FPGA以最佳效率、速度和功率水平運(yùn)行。

FPGA 電源要求（解釋數(shù)據(jù)手冊(cè)）

工程師應(yīng)該把大部分時(shí)間花在編程上，他們不想花時(shí)間和精力去思考設(shè)計(jì)合適的電源。事實(shí)上，供電的最佳方法是使用堅(jiān)固、靈活、經(jīng)過驗(yàn)證的設(shè)計(jì)，以滿足要求并隨項(xiàng)目擴(kuò)展。在這里，我們仔細(xì)看看一些重要的電源規(guī)格及其含義。

電壓精度

核心電源電壓是平衡FPGA功耗和性能的最重要關(guān)鍵之一。規(guī)格文檔給出了可接受的電壓范圍，但總范圍并不是完整的情況。與所有事情一樣，需要進(jìn)行權(quán)衡和優(yōu)化。

表1是流行的Altera Arria 10 FPGA的核心電壓規(guī)格示例。1雖然這些數(shù)字特定于Arria 10，但它們代表了其他FPGA內(nèi)核電壓要求。該范圍相當(dāng)于標(biāo)稱電壓周圍的 ±3.3% 容差。FPGA在此電壓窗口內(nèi)運(yùn)行良好，但整體情況更為復(fù)雜。

請(qǐng)注意標(biāo)有“SmartVID”的行，范圍為0.82 V至0.93 V。這代表了當(dāng)FPGA通過SmartVID請(qǐng)求自己的內(nèi)核電壓時(shí)可能出現(xiàn)的寬電壓范圍2界面（稍后會(huì)詳細(xì)介紹）。此 SmartVID 規(guī)范表明了 FPGA 的一個(gè)基本事實(shí)：它可以在不同的電壓下工作，具體取決于其特定的制造容差以及它正在實(shí)現(xiàn)的特定邏輯設(shè)計(jì)。一個(gè) FPGA 所需的靜態(tài)電壓可能與另一個(gè) FPGA 不同。電源必須能夠響應(yīng)和適應(yīng)。

目標(biāo)是產(chǎn)生恰到好處的性能水平來操作編程功能，而不會(huì)消耗不必要的功率。我們從半導(dǎo)體物理學(xué)以及Altera、Xilinx（圖1）和其他公司公布的數(shù)據(jù)中了解到，動(dòng)態(tài)和靜態(tài)功耗將隨著內(nèi)核V的增加而急劇增加。?DD，因此目標(biāo)是為 FPGA 提供足夠的電壓來滿足其時(shí)序要求，但僅此而已。過高的功耗對(duì)提高性能沒有任何作用。事實(shí)上，它使情況變得更糟，因?yàn)榫w管漏電流隨著溫度的升高而增加，從而消耗更多不需要的功率。由于這些原因，當(dāng)務(wù)之急是優(yōu)化設(shè)計(jì)和工作點(diǎn)的電壓。

圖1.賽靈思 Virtex V 功耗與酷睿 V抄送.

這種優(yōu)化過程需要非常精確的電源才能成功。穩(wěn)壓器的不精度必須計(jì)入誤差預(yù)算，并從可用于優(yōu)化的可用電壓范圍中減去。如果內(nèi)核電壓降至要求以下，F(xiàn)PGA可能會(huì)因時(shí)序錯(cuò)誤而失效。如果內(nèi)核電壓漂移到最大規(guī)格以上，可能會(huì)損壞FPGA，或者可能會(huì)在邏輯中造成保持時(shí)間故障。必須通過考慮電源容差范圍來防止所有這些情況，并且僅保證保持在規(guī)格限制內(nèi)的命令電壓。

問題在于大多數(shù)電源穩(wěn)壓器不夠準(zhǔn)確。調(diào)節(jié)電壓可能位于命令電壓周圍的容差范圍內(nèi)，并且可能隨負(fù)載條件、溫度和年齡而漂移。保證 ±2% 容差的電源可以在 4% 電壓窗口內(nèi)的任何位置進(jìn)行調(diào)節(jié)。為了補(bǔ)償電壓可能過低2%的可能性，命令電壓必須比滿足時(shí)序所需的電壓高2%。如果穩(wěn)壓器隨后漂移到命令電壓以上 2%，它將比該工作點(diǎn)所需的最小電壓高 4%。這仍然滿足 FPGA 要求的指定電壓，但會(huì)浪費(fèi)大量功率（圖 2）。

圖2.電源穩(wěn)壓器容差權(quán)衡。

解決方案是選擇能夠以更嚴(yán)格的電壓容差運(yùn)行的電源穩(wěn)壓器。可以命令容差為 ±0.5% 的穩(wěn)壓器在所需的工作頻率下工作得更接近最低要求規(guī)格，并且保證其低于所需電壓的 1%。FPGA將正常工作，并且在該工作條件下將消耗盡可能小的功率。

LTC388x 系列電源控制器可確保在一個(gè)寬、可配置的電壓范圍內(nèi)實(shí)現(xiàn)優(yōu)于 ±0.5% 的調(diào)節(jié)輸出電壓容差。LTC297x 系列電源系統(tǒng)管理器保證了一個(gè)優(yōu)于 ±0.25% 的修整穩(wěn)壓器容差。憑借這些精度，可以優(yōu)化任何FPGA的功耗與性能權(quán)衡。

熱管理

電源精度的更微妙含義體現(xiàn)在熱預(yù)算中。由于靜態(tài)功耗遠(yuǎn)非可忽略不計(jì)，因此FPGA即使什么都不做也會(huì)發(fā)熱。溫度升高會(huì)導(dǎo)致更多的靜態(tài)功耗，從而進(jìn)一步提高工作溫度（圖 3）。向電源添加不必要的電壓只會(huì)使此問題變得更糟。不準(zhǔn)確的電源需要在工作電壓中有一個(gè)保護(hù)帶，以確保有足夠的電壓來完成這項(xiàng)工作。由容差、系統(tǒng)組件可變性和工作溫度變化導(dǎo)致的電源電壓不確定性會(huì)產(chǎn)生明顯高于最小要求的電壓。當(dāng)施加到FPGA時(shí)，這種額外的電壓會(huì)導(dǎo)致熱問題，甚至在高處理負(fù)載下會(huì)導(dǎo)致熱失控。

圖3.電源電流與工作溫度的關(guān)系

補(bǔ)救措施是提供非常精確的電源，產(chǎn)生恰到好處的電壓，并且不超過必要的電壓，這正是ADI電源系統(tǒng)管理（PSM）器件擅長(zhǎng)的。

智能視頻

SmartVID 是 Altera 的名稱，用于根據(jù) FPGA 本身的要求，以最佳電壓運(yùn)行每個(gè)單獨(dú)的 FPGA 的技術(shù)。FPGA內(nèi)部有一個(gè)寄存器，其中包含一個(gè)特定于器件的電壓（在工廠編程），保證FPGA在該電壓下高效運(yùn)行。FPGA 內(nèi)部的一段編譯 IP 可以讀取此寄存器，并通過外部總線向電源發(fā)出請(qǐng)求，以提供此精確電壓（圖 4）。一旦達(dá)到電壓，它在工作期間保持靜止。

圖4.Altera SmartVID結(jié)構(gòu)。

SmartVID 應(yīng)用對(duì)電源的要求包括特定的總線協(xié)議、電壓精度和速度。總線協(xié)議是FPGA用于將其所需電壓傳送給功率穩(wěn)壓器的幾種方法之一。在可用的方法中，PMBus是最靈活的，因?yàn)樗m用于最廣泛的電源管理IC。SmartVID IP 使用兩個(gè) PMBus 命令：VOUT_MODE 和 VOUT_COMMAND，通過這兩個(gè)命令，它將符合 PMBus 標(biāo)準(zhǔn)的功率調(diào)節(jié)器命令到正確的電壓。

穩(wěn)壓器的電壓精度和速度要求包括自主啟動(dòng)電壓（在PMBus激活之前），每10 ms接受新電壓命令的能力，在電壓調(diào)整階段每10 ms采取10 mV步進(jìn)的能力，以及在10 ms步進(jìn)時(shí)間內(nèi)穩(wěn)定到目標(biāo)30 mV （~3%）以內(nèi)的能力， 最終斜坡上升到命令電壓，并在FPGA操作期間保持靜態(tài)。

雖然Altera使用SmartVID，但整個(gè)行業(yè)還有其他類似的技術(shù)可以完成大致相同的事情。最簡(jiǎn)單的方法之一是在工廠測(cè)試每塊電路板，并在電源的非易失性存儲(chǔ)器中編程一個(gè)精確的電壓，以優(yōu)化該特定電路板的性能。這種技術(shù)不需要任何進(jìn)一步的干預(yù)，電源就可以在正確的電壓下工作。這是采用EEPROM的電源管理器或控制器的優(yōu)勢(shì)。

LTC388x 系列電源控制器可以滿足 Altera SmartVID 的所有要求。此外，LTM4675 / LTM4676 / LTM4677 μModule 穩(wěn)壓器可輕松滿足這些要求，并以單個(gè)緊湊的形式提供完整的解決方案。

時(shí)序收斂

任何邏輯塊的計(jì)算速度都取決于其電源電壓。在限制范圍內(nèi)，更高的電壓可提供更快的性能。我們已經(jīng)看到了為什么我們不能簡(jiǎn)單地在最高電壓下運(yùn)行以保證最佳速度。另一方面，我們必須在足夠高的電壓下工作，如圖5所示。

圖5.FPGA 工作頻率與 V 的關(guān)系DD折衷。

圖5的一個(gè)重要含義是，當(dāng)特定設(shè)計(jì)不符合其邏輯時(shí)序要求并落入故障區(qū)域時(shí)，可以做些什么。通常，在將設(shè)計(jì)提交硬件之前，功能與故障之間的界限尚未明確定義，并且無法預(yù)先確定其通過時(shí)序的特定電壓。唯一的選擇是提前承諾遠(yuǎn)高于最小值的電壓，從而浪費(fèi)功率來保證功能，或者設(shè)計(jì)一個(gè)靈活的電源，可以在測(cè)試時(shí)適應(yīng)硬件的需求，甚至像SmartVID一樣，在上電時(shí)。適應(yīng)未知需求的能力使ADI PSM器件的精度更具價(jià)值，因?yàn)镕PGA設(shè)計(jì)人員可以在實(shí)際設(shè)計(jì)和任何開發(fā)階段以功耗換取性能。

電源排序 101

摩爾定律推動(dòng)了現(xiàn)代FPGA中晶體管縮小的趨勢(shì)，并迫使使用這些微型晶體管所涉及的權(quán)衡取舍，這些晶體管非常快速和小，但更脆弱。包含數(shù)億個(gè)晶體管的芯片必須被分割成可以獨(dú)立設(shè)計(jì)和管理的內(nèi)核、模塊和分區(qū)。這些考慮的實(shí)際結(jié)果是FPGA具有許多電源域。最近的一些FPGA有十幾個(gè)電源需要保持快樂。除了電壓、電流、紋波和噪聲外，還包括啟動(dòng)、關(guān)斷和故障條件下的順序。

最近的FPGA規(guī)范對(duì)啟動(dòng)和關(guān)閉電源時(shí)的順序提出了具體要求。Xilinx 和 Altera 都建議采用特定的排序和時(shí)序，以確保 FPGA 正確復(fù)位，保持最小的電流消耗，并在電源轉(zhuǎn)換期間將其 I/O 保持在適當(dāng)?shù)娜龖B(tài)配置中。考慮到每個(gè)FPGA的電源數(shù)量，排序任務(wù)的復(fù)雜性相當(dāng)高。

Altera Arria 10 處方將電源分為三個(gè)序列組（1、2 和 3），并要求它們按順序 1、2 和 3 向上排序，以相反的順序向下排序：3、2 和 1。3

圖6.Altera Arria 10 上序列組順序。

同樣，Xilinx 對(duì) Virtex UltraScale FPGA 上序的建議是：VCCINT/VCCINT_IO/ 5中科布拉姆/ 5科考/VCCAUX_IO和 V首席運(yùn)營(yíng)官.下序與上序順序相反。4

這些只是眾多可用 FPGA 中的兩個(gè)。幾乎每個(gè)現(xiàn)代FPGA系統(tǒng)都有多個(gè)電源軌，最明顯的問題之一是，它們應(yīng)該以什么順序打開和關(guān)閉？即使沒有明確的排序要求，也有充分的理由強(qiáng)制執(zhí)行確定性事件序列。以下是一些可用的設(shè)計(jì)選項(xiàng)。

無排序：讓電源自行上升和下降。可能出現(xiàn)什么問題？

硬件級(jí)聯(lián)排序：每個(gè)上升的電源都經(jīng)過硬連線，以啟用下一個(gè)電源。這僅在供應(yīng)增加時(shí)才有效。

基于 CPLD 的排序：使用可編程邏輯創(chuàng)建自定義解決方案。這很靈活，但整個(gè)挑戰(zhàn)都落在了設(shè)計(jì)師身上。

基于事件的排序：基于事件的排序類似于級(jí)聯(lián)排序，但更靈活，因?yàn)樗梢韵蛏虾拖蛳虏僮鳌Ｓ玫臅r(shí)序控制器IC可以編程，并處理許多故障場(chǎng)景和極端情況。

基于時(shí)間的排序：基于時(shí)間的排序在指定時(shí)間觸發(fā)每個(gè)事件。結(jié)合全面的故障管理，基于時(shí)間的時(shí)序控制器可以靈活、確定且安全。

以下各節(jié)將更詳細(xì)地探討這些選項(xiàng)。

無排序

可以在完全沒有管理的情況下打開電源系統(tǒng)。當(dāng)主電源可用或ON開關(guān)激活時(shí)，穩(wěn)壓器開始調(diào)節(jié)。當(dāng)斷電或ON開關(guān)關(guān)閉時(shí)，穩(wěn)壓器停止調(diào)節(jié)。當(dāng)然，這種方法的問題很多。有些比其他的更明顯。

缺乏時(shí)序決定論會(huì)對(duì)系統(tǒng)產(chǎn)生各種影響。首先，它強(qiáng)調(diào)靈敏的FPGA。這可能會(huì)導(dǎo)致立即發(fā)生災(zāi)難性故障，或者可能導(dǎo)致過早老化，從而緩慢降低性能。兩者都不好。它還可能導(dǎo)致不可預(yù)測(cè)的上電復(fù)位行為或上電時(shí)邏輯狀態(tài)不確定，從而使系統(tǒng)穩(wěn)定性受到質(zhì)疑且難以調(diào)試。故障檢測(cè)和響應(yīng)、能源管理和調(diào)試支持等問題在該方案中完全沒有答案。一般來說，避免電源排序會(huì)招致災(zāi)難。

級(jí)聯(lián)測(cè)序

一種稍微更有條理的測(cè)序方法是經(jīng)典的PGOOD-to-RUN硬連線級(jí)聯(lián)，如圖7所示。這就像多米諾骨牌倒下一樣：每個(gè)人都點(diǎn)擊序列中的下一張，這保證了按順序前進(jìn)。這種技術(shù)的好處是簡(jiǎn)單。不幸的是，它也有其缺點(diǎn)。雖然它通常可以充分用于對(duì)電源系統(tǒng)進(jìn)行排序，但它不能反向（或任何其他順序）運(yùn)行以進(jìn)行下排序。只能有一個(gè)序列順序。此外，該方案無法在不確定的操作條件下優(yōu)雅地處理故障或管理能源。它不夠聰明，無法做出任何決定。如果序列的一個(gè)階段失敗，接下來會(huì)發(fā)生什么？如果一個(gè)工作電源掉電，會(huì)發(fā)生什么情況？答案是不確定的，調(diào)試這些問題并不容易。

圖7.PGOOD-to-RUN級(jí)聯(lián)測(cè)序。

FPGA 或 CPLD 排序

在電路板上使用輔助CPLD或FPGA對(duì)電源進(jìn)行排序是許多設(shè)計(jì)人員選擇的選項(xiàng)。在由數(shù)字設(shè)計(jì)師設(shè)計(jì)并為數(shù)字設(shè)計(jì)師設(shè)計(jì)的系統(tǒng)中，它具有一定的吸引力。設(shè)計(jì)一個(gè)數(shù)字控制模塊是很自然的，可以編程到FPGA中，以控制另一個(gè)FPGA的電源。這里的決定可能具有欺騙性，因?yàn)殡娫聪到y(tǒng)并不像從數(shù)字控制的角度來看那么簡(jiǎn)單。

如果設(shè)計(jì)人員希望從上到下解決電源排序、控制和管理問題，他們必須首先徹底了解其復(fù)雜性。我們已經(jīng)討論了其中的許多，還有更多，例如檢測(cè)和響應(yīng)可能在微秒級(jí)時(shí)間尺度上發(fā)生的過壓和欠壓情況，檢測(cè)危險(xiǎn)電流和溫度，記錄遙測(cè)和狀態(tài)，以及提供啟動(dòng)和調(diào)試服務(wù)，以使硬件人員的生活更輕松。除了數(shù)字算法之外，所有這些考慮因素都需要專用的模擬硬件。

對(duì)于希望走這條路的勇敢設(shè)計(jì)人員，ADI公司提供了幾種模擬前端IC來幫助完成這項(xiàng)任務(wù)。在數(shù)字位和模擬電源之間的接口處，LTC2936 提供了 6 個(gè)堅(jiān)固耐用、高度準(zhǔn)確的可編程閾值模擬比較器，以檢測(cè)快速事件并將數(shù)字狀態(tài)發(fā)送到邏輯。它還具有三個(gè)可編程 GPIO 引腳，用于附加功能。該可編程IC具有EEPROM，可在啟動(dòng)時(shí)實(shí)現(xiàn)幾乎即時(shí)啟動(dòng)的功能，并能夠存儲(chǔ)故障遙測(cè)數(shù)據(jù)，以便通過其I2C/SMBus interface. A convenient way to use LTC2936 is shown in Figure 8.

Figure 8. LTC2936 programmable voltage supervisor.

In addition to the fast comparator functions, there must be an analog-to-digital converter (ADC) to gather telemetry. A proven choice is the LTC2418, which can monitor up to 16 channels of analog signals with its fast-settling 24?bit Σ-Δ ADC and 4-wire SPI interface. The board controller can readily stream measurements and monitor many points of interest in the system.

In general, there are many, many options for using an FPGA or CPLD to control power sequencing. This approach works, but somebody must own the digital and analog designs, including all of the inevitable design bugs, opportunities for unimaginable corner cases and faults, and the unhappy question of support. There are certainly easier ways to build a power system.

Simple Sequencer/Supervisors

Solving the puzzle of robust sequencing and fault handling is the domain of the simple sequencer/supervisors. These do the important job of sequencing the power rails and ensuring that they remain within their specified limits during operation (supervision). The LTC2928 is an easy to use pin-strap configurable sequencer with configurable sequence timing (down is the reverse of up), and configurable supervisor voltage thresholds. It has the potential to meet the requirements, but has no frills and offers no digital programmability or telemetry.

圖9.LTC2937 電源監(jiān)控器和排序器。

在具有EEPROM的可編程時(shí)序控制器和監(jiān)控器類別中，LTC2937。它具有全數(shù)字可編程性，具有基于時(shí)間和基于事件的排序功能，并且可以對(duì)任意數(shù)量的電源進(jìn)行排序和監(jiān)控，處理故障并將故障狀態(tài)記錄到EEPROM黑匣子中。對(duì)于不需要電壓管理和遙測(cè)的情況，這是一個(gè)有價(jià)值的解決方案。

電力系統(tǒng)管理

要充分利用完整PSM的所有優(yōu)勢(shì)，請(qǐng)使用ADI公司的PSM IC。這些引入了自主上下任意數(shù)量的電源軌排序的能力;精確控制軌道電壓優(yōu)于0.5%（或在某些情況下為0.25%）;測(cè)量和報(bào)告電壓、電流、溫度和狀態(tài)遙測(cè);協(xié)同處理復(fù)雜的故障場(chǎng)景;并將詳細(xì)的故障信息記錄到EEPROM。

排序由定時(shí)握手系統(tǒng)完成，所有IC都同意時(shí)間零和時(shí)基，所有序列事件發(fā)生在預(yù)編程時(shí)間（基于時(shí)間的排序）。這允許任意數(shù)量的電源軌自主上序和下序。

PSM IC系列包括具有自己的開關(guān)驅(qū)動(dòng)器和模擬環(huán)路控制的控制器，以處理開關(guān)電源的各個(gè)方面。或者，電源管理器包含一個(gè)環(huán)繞外部電源的伺服回路，將電源管理的所有功能（包括排序、監(jiān)控和監(jiān)控）添加到任何電源軌，從開關(guān)電源穩(wěn)壓器到 LDO 穩(wěn)壓器。電源管理器的一個(gè)示例是LTC2975，如圖10所示。

圖 10.LTC2975 4通道電源系統(tǒng)管理器。

μ模塊器件

PSM μModule 器件是 PSM μModule 器件，在 BGA 或 LGA 封裝中，每平方厘米提供最多功能的解決方案。這些是采用單一封裝的完整電源系統(tǒng)，包括控制器 IC、電感器、開關(guān)和電容器。某些 μModule 穩(wěn)壓器（例如 LTM4650）不包含數(shù)字功能，因此它們可受益于利用 LTC2975 進(jìn)行的額外排序和管理。一些 μModule 穩(wěn)壓器（如 LTM4676A）包含自己的 PSM 功能，并且能夠輕松地與系統(tǒng)中的其他 PSM IC 集成。?

圖 11.LTM4676A PSM μModule 雙通道 13 A 穩(wěn)壓器。

共享排序

PSM 微模塊、管理器 IC 和控制器 IC 通過稱為 SHARE_CLK 的簡(jiǎn)單單線總線共享時(shí)序信息，在上序和下序方面協(xié)同工作。通過這條單線，所有PSM IC共享有關(guān)何時(shí)開始排序（零時(shí)間）、時(shí)鐘的每個(gè)時(shí)鐘周期何時(shí)發(fā)生以及影響排序的其他狀態(tài)信息。只需將系統(tǒng)中所有SHARE_CLK引腳連接在一起即可實(shí)現(xiàn)這種協(xié)調(diào)。每個(gè)IC都有自己的時(shí)序編程，可以使用共享時(shí)基對(duì)事件進(jìn)行準(zhǔn)確可靠的計(jì)時(shí)，例如發(fā)生故障時(shí)的使能和禁用、斜坡和定時(shí)。

最基本的SHARE_CLK引腳是一個(gè)漏極開路、100 kHz時(shí)鐘引腳。漏極開路特性意味著IC可以主動(dòng)下拉，也可以松開并允許總線浮動(dòng)。當(dāng)總線上的所有器件松開時(shí)，上拉電阻將電壓拉至3.3 V。這允許一個(gè)設(shè)備通過下拉直到時(shí)鐘準(zhǔn)備就緒來停止時(shí)鐘，并且意味著所有設(shè)備必須在時(shí)鐘啟動(dòng)之前達(dá)成一致：這是一種有效的機(jī)制，用于通信時(shí)間零，以及通過停止時(shí)鐘來指示排序狀態(tài)。

共享故障處理

與SHARE_CLK引腳類似的是故障總線。系統(tǒng)中的每個(gè)PSM IC都連接到共享故障線，可以使用其漏極開路輸出將其拉低，也可以在另一個(gè)器件拉低時(shí)做出響應(yīng)。這為整個(gè) PSM 設(shè)備系列提供了一種簡(jiǎn)單、快速的通信和故障響應(yīng)方法。該行為是完全可配置的，并允許在排序期間或穩(wěn)定狀態(tài)期間出現(xiàn)問題時(shí)進(jìn)行協(xié)調(diào)響應(yīng)。系統(tǒng)可以配置為斷開電源并嘗試根據(jù)指定的時(shí)序重新排序，同時(shí)記錄有關(guān)系統(tǒng)狀態(tài)和故障發(fā)生原因的黑匣子信息。此EEPROM黑匣子信息可用于以后通過I2C總線。

降序和管理存儲(chǔ)的能量

在對(duì)電源進(jìn)行排序時(shí)，還有一個(gè)額外的考慮因素：能源管理。在電源時(shí)序下降時(shí)，為電源提供確定性時(shí)序越來越重要，這需要仔細(xì)考慮系統(tǒng)中存儲(chǔ)的能量在哪里消散。高功率電源可能有數(shù)十個(gè)大型電解電容器作為大容量電荷存儲(chǔ)元件，這些電容器將充電至電源電壓，在不幸的條件下保持足夠的能量來炸毀保護(hù)不當(dāng)?shù)脑O(shè)備。為了避免這種情況，F(xiàn)PGA制造商指定了一個(gè)保護(hù)器件的降序。對(duì)于 Altera Arria 10，此序列如圖 12 所示。5

圖 12.Altera Arria 10 下序列組順序。

這種下序中隱含的要求是，電容器中存儲(chǔ)的所有能量都去某個(gè)地方并安全消散。有幾種方法可以做到這一點(diǎn)。最簡(jiǎn)單的方法是在電容器兩端安裝一個(gè)固定電阻。該電阻在電源導(dǎo)通時(shí)始終耗散功率，但其電阻可以做得足夠大，使相對(duì)損耗最小，并且RC放電時(shí)間常數(shù)可以接受。電源充分放電所需的時(shí)間是RC時(shí)間常數(shù)的倍數(shù)（通常為5×），應(yīng)進(jìn)行優(yōu)化以使電阻中的靜態(tài)功耗可接受（例如<1/4 W）。對(duì)于1 mF電容和1.0 V電容，電源電阻值R = 4 Ω的時(shí)間常數(shù)為τ = 4 ms，電源將在大約13 ms內(nèi)放電至50 mV以下。只要電阻的額定功率至少為1/4 W，并且系統(tǒng)以恒定的1/4 W損耗和13 ms的放電時(shí)間工作，這種方法就足夠了。

一種更復(fù)雜但非常安全的選擇是僅在電源放電時(shí)在電容器兩端切換電阻。這種方法在需要的時(shí)候從大容量電容器中抽出電荷，并將其安全地耗散在開關(guān)FET的電阻和補(bǔ)充串聯(lián)電阻中，但它避免了固定電阻的持續(xù)功耗。電路如圖13所示。

圖 13.用FET對(duì)電源電容放電。

這種方法有幾個(gè)考慮因素：控制、放電時(shí)間和功耗。必須有一個(gè)可用的信號(hào)來命令放電開關(guān)在適當(dāng)?shù)臅r(shí)間關(guān)閉。開關(guān)FET是NMOS，因此控制信號(hào)必須上升到V以上千足以使其達(dá)到飽和狀態(tài)的 FET。對(duì)于普通FET，該柵極驅(qū)動(dòng)電壓可能高達(dá)3 V至5 V。

典型的電解電容器將具有數(shù)百毫歐的等效串聯(lián)電阻（ESR），隨著電容器放電，這將耗散一些能量，但是這些電容器中有許多并聯(lián)，因此總并聯(lián)電容可能加起來可達(dá)數(shù)十毫法拉，等效電阻將為數(shù)十毫歐或更少。可以肯定的是，電容器ESR將耗散一小部分存儲(chǔ)的能量。

為了在合理的時(shí)間內(nèi)放電電容，放電RC時(shí)間常數(shù)必須小于1/5千所需的放電時(shí)間（允許電壓降至幾毫伏以下）。這是一個(gè)簡(jiǎn)單的計(jì)算（公式1），使用所有電容器的總和以及FET和串聯(lián)R的總和，以及R的并聯(lián)組合紅沉降率電阻，其中N是并聯(lián)電容器的數(shù)量。

適用于具有 50 mF 電容器組且 R 之和的較大系統(tǒng)DS+ R = 500 mΩ，電壓將在大約 125 ms 內(nèi)降至 50 mV 以下。在此期間，峰值電流（和功率）為1 V/500 mΩ = 2 A或2 W。由于存儲(chǔ)的能量大部分在前兩個(gè)時(shí)間常數(shù)中燃燒，因此我們可以通過查看FET的安全工作區(qū)域圖（如圖14所示）來確定是否需要串聯(lián)電阻。6在這種情況下，我們的 FET 將安全地承受超過 10 秒的 2 W 脈沖，因此沒有損壞它的危險(xiǎn)。然而，該 FET 具有 RDS小于 20 mΩ，因此系列 R 必須為 480 mΩ。我們必須調(diào)整串聯(lián)電阻器的大小以處理熱量，因?yàn)樗鼤?huì)消耗大部分功率。通常，脈沖持續(xù)時(shí)間將比電阻的熱時(shí)間常數(shù)短得多。電阻器數(shù)據(jù)手冊(cè)提供了更多信息。

圖 14.NMOS FET 安全工作區(qū)。

最堅(jiān)固的放電電路可以在各種條件下安全地耗散能量。圖15中的電路顯示了一種久經(jīng)考驗(yàn)的方法。它使用安森美半導(dǎo)體FDMC8878放電FET和一個(gè)物理尺寸為0.5 Ω的物理大SMD 1210電阻器。

圖 15.放電場(chǎng)效應(yīng)管電路。

應(yīng)對(duì)電力系統(tǒng)管理的挑戰(zhàn)

如我們所見，管理FPGA電源系統(tǒng)所有要求的最佳解決方案是ADI公司的PSM。該產(chǎn)品組合的優(yōu)勢(shì)包括：

一流的電壓精度（優(yōu)于 ±0.5%）

EEPROM 存儲(chǔ)器實(shí)現(xiàn)完全自主性

集成的、完全可編程的電源排序，以及整個(gè)系統(tǒng)的獨(dú)立上下時(shí)序

集成、強(qiáng)大的系統(tǒng)范圍故障管理

全面的遙測(cè)：電壓、電流、溫度和狀態(tài)

協(xié)調(diào)的IC系列適用于電源系統(tǒng)的所有領(lǐng)域

Altera Arria 10 SoC開發(fā)套件展示了ADI公司用于Altera Arria 10 SoC IC的電源系統(tǒng)管理解決方案（圖16）。

在此設(shè)計(jì)（圖 17）中，內(nèi)核電源的工作電壓為 0.95 V 和 30 A。由于這些相對(duì)寬松的電源要求，單個(gè)LTM4677模塊可輕松提供必要的電流（高達(dá)36 A），如圖18所示。對(duì)于需要更大電流的更苛刻應(yīng)用，最多可以并聯(lián)運(yùn)行四個(gè)LTM4677模塊，以提供高達(dá)144 A的電流，如圖19所示。

圖 16.Altera Arria 10 SoC 開發(fā)套件。

圖 17.Arria 10 SoC 開發(fā)套件配電。

圖 18.單個(gè)LTM4677可提供高達(dá)36 A的電流。

該解決方案提供了最佳的電路板空間利用率，因?yàn)榧傻摩蘉odule器件只需要很少的外部元件，而且PMBus接口使其無需修改硬件即可進(jìn)行配置。微模塊提供最低復(fù)雜度的解決方案，因?yàn)榘ㄔS多復(fù)雜的模擬考慮因素，如電源開關(guān)、電感器、電流和電壓檢測(cè)元件、環(huán)路穩(wěn)定性和熱。

因?yàn)?LTM4677 模塊包括 PSM，所以它保證了內(nèi)核電源始終在 DC 電壓目標(biāo)的 ±0.5% 范圍內(nèi)工作。它還允許通過PMBus接口進(jìn)行電壓調(diào)整，既可以從FPGA內(nèi)部的SmartVID IP進(jìn)行調(diào)節(jié)，也可以從LTpowerPlay圖形用戶界面（GUI）進(jìn)行電壓調(diào)整，該界面使用戶能夠完全控制電源。?

為了管理不包括其自身PSM功能的電源穩(wěn)壓器，我們只需包括LTC2977，它是一款8通道PMBus兼容型電源系統(tǒng)管理器。每個(gè)通道環(huán)繞一個(gè)電源，以將電壓伺服到編程目標(biāo)的 0.25% 以內(nèi)（圖 20）。它與 LTM4677 μModule 器件無縫協(xié)作，以實(shí)現(xiàn)排序和故障響應(yīng)，從而使整個(gè)電源系統(tǒng)保持一致且易于編程。

圖 19.四個(gè)LTM4677在0.9 V時(shí)提供高達(dá)144 A的電流。

圖 20.LTC2977 可管理任何電源電壓。

系統(tǒng)電源排序由 LTM4677 內(nèi)核電源、LTM4676A 3.3 V 電源和管理電路板上所有其他電源穩(wěn)壓器的 LTC2977 的合作伙伴關(guān)系提供。這些IC具有通用的PMBus定時(shí)命令（存儲(chǔ)在EEPROM中），可輕松按任意順序和任何時(shí)序配置啟動(dòng)和關(guān)斷時(shí)序。這些保證了為組 1、組 2 和組 3 電源指定的正確自主事件順序（圖 6）。

除了電壓準(zhǔn)確度和排序控制之外，該板上的 LTM4677、LTM4676A 和 LTC2977 還提供了完整的故障處理功能。如果一個(gè)或多個(gè)電源軌發(fā)生過壓、欠壓、掉電、過流或完全故障，系統(tǒng)可以配置為快速自動(dòng)響應(yīng)，關(guān)斷以保護(hù)敏感的FPGA，并在可能的情況下重新啟動(dòng)。

系統(tǒng)中的大多數(shù)電源軌需要適中的電流（小于13 A）和適中的電壓容差。這些器件可由非 PSM 器件 （例如 LTM4620） 提供，并由 LTC2977 進(jìn)行排序和管理。這在電路板面積、復(fù)雜性和成本之間提供了非常有效的平衡。

還有一些電源軌，如PLL和收發(fā)器電源，需要比開關(guān)穩(wěn)壓器更低的噪聲，這些需要線性穩(wěn)壓器。LTC3025-1 和 LTC3026-1很好地滿足了這些功能，從而消除了其輸出中的開關(guān)和負(fù)載感應(yīng)噪聲。LTC2977 也可以管理這些，以對(duì)故障條件進(jìn)行排序、修整和處理。

LTpowerPlay

整個(gè) PSM 器件系列均由全面的 LTpowerPlay GUI 提供支持（圖 21）。由于PSM的大部分功能都是通過IC的EEPROM中豐富的配置寄存器集訪問的，因此一個(gè)工具可以將總線上的整個(gè)PSM IC集合整合到一個(gè)易于使用的視圖中。LTpowerPlay工具提供了一組深入的功能，以加速設(shè)計(jì)和開發(fā)的所有階段。它可以離線運(yùn)行，以便在編程之前提供IC的視圖，或者通過I進(jìn)行實(shí)時(shí)通信。2C 總線具有完整的系統(tǒng)，包含由許多 PSM 設(shè)備控制的 1 到 數(shù)百個(gè)電源軌。LTpowerPlay通過提供有關(guān)寄存器和功能的詳細(xì)信息來簡(jiǎn)化和簡(jiǎn)化復(fù)雜的配置。它以圖形方式表示系統(tǒng)中可用的所有配置、狀態(tài)和遙測(cè)信息，使其在系統(tǒng)運(yùn)行時(shí)清晰易懂。它簡(jiǎn)化了完整寄存器集的編程和維護(hù)，提供了一種在 Microsoft Windows PC 上創(chuàng)建和保存配置的簡(jiǎn)單方法。當(dāng)電源發(fā)生故障時(shí)，LTpowerPlay可以輕松查看系統(tǒng)中發(fā)生故障的位置，以及狀態(tài)、遙測(cè)和黑盒信息指示所發(fā)生的情況。它還為常見故障場(chǎng)景提供了詳細(xì)的調(diào)試幫助。如果有人需要幫助，LTpowerPlay還能夠?qū)で髱椭心棘F(xiàn)場(chǎng)支持人員，他們可以實(shí)時(shí)查看GUI運(yùn)行并查看您所看到的內(nèi)容。??

在此處下載免費(fèi)的 LTpowerPlay 工具。

圖 21.LTpowerPlay圖形用戶界面。

ADI公司為Altera、Xilinx和NXP FPGA提供一套全面的演示平臺(tái)。這些功能齊全的電路板是 PSM 如何為 FPGA 系統(tǒng)提供最干凈、最靈活和最穩(wěn)健的電源解決方案的工作示例。此外，您當(dāng)?shù)氐腁DI公司應(yīng)用工程師可以在選擇和使用完整的PSM IC產(chǎn)品組合方面提供詳細(xì)的幫助。在此處閱讀更多內(nèi)容、下載參考資料并訂購(gòu) FPGA 板。

FPGA 之旅

現(xiàn)在我們了解了如何最好地為FPGA系統(tǒng)供電，我們可以把異想天開放在一邊，看看為什么事情會(huì)這樣。為了理解為什么事情會(huì)變成今天這個(gè)樣子，我們需要一個(gè)簡(jiǎn)短的歷史教訓(xùn)。

摩爾定律

1965年，戈登·摩爾（Gordon Moore）在《電子雜志》（Electronics Magazine）上發(fā)表了他的著名文章，8陳述他的觀察，即單個(gè)芯片上的晶體管數(shù)量每年翻一番，并預(yù)測(cè)至少到1975年應(yīng)該繼續(xù)這樣做。后來的增強(qiáng)和對(duì)更大電子市場(chǎng)的額外觀察使他修改了他的模型，但芯片上晶體管數(shù)量持續(xù)指數(shù)增長(zhǎng)的基本原理已成為電子行業(yè)的公理。這是一個(gè)奇怪的自我實(shí)現(xiàn)的預(yù)言，沒有其他行業(yè)存在，歷史上也沒有其他時(shí)期存在。事實(shí)上，它已經(jīng)成為全球工程師的主要?jiǎng)恿Γ瑒?chuàng)造創(chuàng)新，并迫使人們做出權(quán)衡，這是戈登·摩爾（Gordon Moore）首次發(fā)表他的簡(jiǎn)單觀察時(shí)無法想象的。

由于這種與自己的技術(shù)競(jìng)賽，決策過程一直傾向于以犧牲成本、功耗、可用性甚至耐用性為代價(jià)將更多設(shè)備擠入更小區(qū)域的技術(shù)。在技術(shù)競(jìng)賽中，規(guī)模就是一切。這種軌跡的一些含義是，先進(jìn)的芯片使用更多的功率，變得更漏，更脆弱，更敏感，并且更難管理和保護(hù)。

晶體管工程

隨著晶體管縮小到納米尺度的特征尺寸，重要的副作用變得越來越占主導(dǎo)地位。最明顯的是電壓裕量。幾十年前，5 V是晶體管的良好電源，而這樣的電壓會(huì)擊穿最近的FET晶體管中的所有結(jié)和氧化物。隨著晶體管特性的縮小，內(nèi)部電場(chǎng)變得更強(qiáng)，并且可容忍的工作電壓縮小以防止損壞。最近幾代晶體管的最大電源電壓只能承受約1.0 V。此外，絕對(duì)電壓容差也成比例縮小：1.0 V的2%比5 V的2%小得多，這使得精度成為一個(gè)越來越緊迫的問題。

圖 22.縮小晶體管尺寸。

隨著電壓的縮小，晶體管電流驅(qū)動(dòng)（IDSAT).提高驅(qū)動(dòng)強(qiáng)度至少可以實(shí)現(xiàn)兩個(gè)目的。首先，它允許具有較小柵極電壓的晶體管驅(qū)動(dòng)大電流，使其足夠強(qiáng)大，可以在有用的頻率下切換。其次，它允許物理上更小的晶體管。較小的晶體管可以更快。不幸的是，增加晶體管驅(qū)動(dòng)強(qiáng)度也有其自身的代價(jià)：漏電流。

芯片上的晶體管消耗的功率有兩種。動(dòng)態(tài)功耗是在某些頻率下在邏輯1和邏輯0之間切換的常見成本，動(dòng)態(tài)功率是由與晶體管本身相關(guān)的微小寄生電容和芯片上連接設(shè)備的導(dǎo)線充電和放電引起的。動(dòng)態(tài)功率與邏輯轉(zhuǎn)換的頻率和電源電壓的平方成正比。

不太明顯的是泄漏晶體管所消耗的功率。每當(dāng)電路通電時(shí)，無論電路處于活動(dòng)狀態(tài)還是空閑狀態(tài)，時(shí)鐘與否，該電源都會(huì)泄漏。增加晶體管驅(qū)動(dòng)強(qiáng)度會(huì)導(dǎo)致更多的漏電流，因?yàn)閭鲗?dǎo)更多電流的結(jié)和結(jié)構(gòu)更難關(guān)閉。較強(qiáng)的晶體管往往比較弱的晶體管泄漏更多。隨著每一代晶體管的產(chǎn)生，漏電的影響都在增加。只有將卓越的晶體管工程（化學(xué)、冶金、光刻和物理）與準(zhǔn)確、靈活的電源管理相結(jié)合，才能控制漏電。

十年前，戈登·摩爾（Gordon Moore）觀察了這些事實(shí)，并指出了兩個(gè)要點(diǎn)。首先，如果動(dòng)態(tài)功率繼續(xù)以相同的速度上升，那么工作芯片上的結(jié)溫將接近太陽表面的溫度。其次，如果不采取其他措施，漏電將超過動(dòng)態(tài)功率成為主要耗能模式，進(jìn)一步加劇功耗問題（圖23）。為了應(yīng)對(duì)這些影響，當(dāng)時(shí)IC行業(yè)采用了幾種新技術(shù)。其中之一是時(shí)鐘管理——減慢或停止時(shí)鐘以抑制動(dòng)態(tài)功耗——另一個(gè)是在單個(gè)芯片上使用多個(gè)處理內(nèi)核來利用不斷增長(zhǎng)的晶體管數(shù)量。

圖 23.靜態(tài)和動(dòng)態(tài)功率增長(zhǎng)。9

即使有了所有這些先進(jìn)的架構(gòu)，漏電問題仍然很麻煩。晶體管工程是向下彎曲曲線的有力方法，但這還不夠。由于每一代較小的晶體管都需要降低電源電壓，因此動(dòng)態(tài)功率問題仍然很溫和，但由此產(chǎn)生的晶體管強(qiáng)度和漏電的增加，加上芯片上器件數(shù)量的不斷增加，產(chǎn)生了對(duì)電壓管理的需求。電源電壓必須嚴(yán)格控制，并主動(dòng)調(diào)節(jié)，以滿足每個(gè)特定設(shè)備的需求。

高級(jí)架構(gòu)

直到千禧年之交，架構(gòu)發(fā)展主要集中在優(yōu)化單個(gè)計(jì)算核心上，以盡快執(zhí)行盡可能多的計(jì)算。這涉及將時(shí)鐘速率提高到略低于電路故障速度的自由技術(shù)：其最大工作頻率。它還涉及架構(gòu)優(yōu)化，但這些主要是為了從每個(gè)時(shí)鐘周期中擠出更多性能。

在驚人地意識(shí)到功耗很重要之后，工程師們開始將資源從原始速度轉(zhuǎn)移到更微妙的優(yōu)化中。這種新趨勢(shì)首先出現(xiàn)在計(jì)算架構(gòu)中，表現(xiàn)為時(shí)鐘速度不斷提高的停滯期，以及每一代晶體管性能提升速度的趨于平穩(wěn)（圖 24）。這是馴服動(dòng)態(tài)力量野獸的最明顯方法：停止從V傾斜充電DD到 V黨衛(wèi)軍這么快。

圖 24.計(jì)算硬件指標(biāo)的增長(zhǎng)趨勢(shì)。

但單個(gè)芯片上的晶體管數(shù)量繼續(xù)以戈登·摩爾預(yù)測(cè)（要求？）的不可阻擋的速度攀升。必須對(duì)所有這些晶體管做點(diǎn)什么。這就需要第二個(gè)偉大的創(chuàng)新：多核架構(gòu)。大約在時(shí)鐘速度停止增長(zhǎng)的同時(shí)，單個(gè)芯片上的內(nèi)核數(shù)量開始增長(zhǎng)。多核的優(yōu)點(diǎn)包括通過重用簡(jiǎn)化芯片設(shè)計(jì)，使用熟悉的構(gòu)建塊簡(jiǎn)化軟件設(shè)計(jì)，以及能夠單獨(dú)限制每個(gè)內(nèi)核以滿足計(jì)算負(fù)載的需求。多核革命始于固定計(jì)算平臺(tái)，但有人可能會(huì)說，這一事件是FPGA獨(dú)樹一幟的時(shí)刻：當(dāng)世界意識(shí)到最大化內(nèi)核數(shù)量是最好的時(shí)刻。從某種意義上說，沒有什么比具有相同可編程邏輯塊的FPGA擁有更多的內(nèi)核了！

FPGA 剖析

圖 25.FPGA 可配置結(jié)構(gòu)。

FPGA在其最基本的層面上，是通過可配置的互連網(wǎng)格連接在一起的原始可配置邏輯單元的集合。它們與編譯器一起構(gòu)成了高度靈活的計(jì)算結(jié)構(gòu)，可轉(zhuǎn)換為幾乎任何可以想象的通用數(shù)字功能，包括組合和順序邏輯塊。在頂層，此結(jié)構(gòu)被其他功能所包圍，以支持和增強(qiáng)功能。某些模塊（如偏置電路、RAM 和 PLL）支持芯片內(nèi)部功能。各種可配置的GPIO單元，高速通信硬宏（LVDS，DDR，HDMI，SMBus等）和高速收發(fā)器允許芯片內(nèi)部的邏輯以各種電壓，速度和協(xié)議與外界通信。其他模塊（如集成 CPU 和 DSP 內(nèi)核）支持通常需要的優(yōu)化功能，并針對(duì)功耗、速度和緊湊性進(jìn)行了優(yōu)化。

FPGA 內(nèi)核結(jié)構(gòu)由數(shù)千或數(shù)百萬個(gè)稱為可配置邏輯塊 （CLB） 的基元單元組成。每個(gè) CLB 都是組合邏輯元素和順序邏輯元素的集合，這些元素一起可以產(chǎn)生基本計(jì)算并將值保存在一個(gè)或多個(gè)觸發(fā)器中。組合邏輯通常采用可編程查找表（LUT）的形式，可以將幾個(gè)輸入位轉(zhuǎn)換為幾個(gè)任意輸出位。每個(gè) LUT 按照編程執(zhí)行一項(xiàng)基本邏輯功能，并將結(jié)果傳遞到可配置互連以進(jìn)行后續(xù)處理（圖 26）。特定的 CLB 和 LUT 設(shè)計(jì)是使一個(gè) FPGA 系列與眾不同的秘訣之一。廉價(jià)的 FPGA 使用更簡(jiǎn)單的 CLB，具有更少的輸入、輸出和互連，以及更少的觸發(fā)器。最高端的FPGA使用更復(fù)雜的CLB，每個(gè)CLB都能夠提供更多輸入、更多邏輯組合和更高的速度。這種優(yōu)化允許每個(gè) CLB 進(jìn)行更多計(jì)算，并在編譯設(shè)計(jì)中優(yōu)化性能。當(dāng)然，在更復(fù)雜的FPGA中增加的輸入和輸出與更簡(jiǎn)單、互連較少的設(shè)備相比，具有不同的動(dòng)態(tài)功耗權(quán)衡。

圖 26.負(fù)載均衡之間的可配置交換機(jī)矩陣。

可配置邏輯功能的基本概念從內(nèi)核結(jié)構(gòu)本身延續(xù)到I/O單元中，I/O單元也是高度可配置的，以滿足各種電壓、驅(qū)動(dòng)強(qiáng)度和邏輯風(fēng)格（推挽式、三態(tài)、漏極開路等）。與可配置LUT和互連矩陣一樣，可編程I/O在啟動(dòng)時(shí)從配置存儲(chǔ)器接收其配置，這對(duì)電源順序有影響。

還有一些功能塊不能或不應(yīng)該使用通用 CLB 和 GPIO 實(shí)現(xiàn)。這些就是所謂的硬宏。它們是受益于優(yōu)化的功能，或者根本無法足夠快或足夠小的功能，并且需要專用電路。其中包括千兆收發(fā)器、算術(shù)邏輯和 DSP 元件、專用控制器、存儲(chǔ)器和專用處理器內(nèi)核。這些是硬宏，與軟塊相反，軟塊可以像軟件一樣編譯并加載到可配置的結(jié)構(gòu)中。硬宏通常有自己的電源、特定電壓和時(shí)序要求。

所有這些不同的功能塊都有不同的電源需求，電源系統(tǒng)必須滿足這些需求。核心結(jié)構(gòu)通常需要芯片上的最低電壓和最高功率。在現(xiàn)代FPGA中，當(dāng)充分利用結(jié)構(gòu)時(shí)，工作電壓為0.85 V的電源可能需要超過100 A的電流。其他片內(nèi)模擬功能可能由1.8 V或3.3 V供電，必須先通電。同時(shí)，GPIO 組可以在 3.3 V 或 1.8 V 下工作，并且在核心結(jié)構(gòu)的上電復(fù)位完成之前不得通電。系統(tǒng)必須強(qiáng)制執(zhí)行這些電源順序要求中的每一個(gè)。

FPGA 架構(gòu)的最后一部分是工具鏈（圖 27）。為了將可配置邏輯結(jié)構(gòu)的空白板轉(zhuǎn)換為高性能電路，存在一套全面的工具，可以將一組Verilog或VHDL代碼轉(zhuǎn)換為邏輯塊，分配時(shí)鐘，重置和可測(cè)試性資源;優(yōu)化速度、功率或尺寸約束的功能;然后將結(jié)果加載到 FPGA 的配置 EEPROM 中。沒有這些工具，F(xiàn)PGA將永遠(yuǎn)無法充分發(fā)揮其潛力。事實(shí)上，工具和編程語言非常重要，以至于它們經(jīng)常掩蓋使FPGA能夠運(yùn)行的基本電路設(shè)計(jì)。工程師將大部分時(shí)間花在編程上，不想花時(shí)間和精力考慮提供合適的電源。然而，經(jīng)常被忽視的是工具所隱含的電源要求。由于在數(shù)字設(shè)計(jì)上投入了大量精力，因此只有在游戲后期，當(dāng)編譯的設(shè)計(jì)組合在一起時(shí)，才能知道電源要求，并且可能會(huì)發(fā)現(xiàn)電源問題。在數(shù)字設(shè)計(jì)和軟件工具中，就像在硬件設(shè)計(jì)中一樣，靈活的電源架構(gòu)對(duì)于成功至關(guān)重要。

歷史、經(jīng)濟(jì)和人為因素繼續(xù)推動(dòng)著創(chuàng)建FPGA的晶體管和架構(gòu)的趨勢(shì)。在每個(gè)級(jí)別和每個(gè)設(shè)計(jì)階段，電源在FPGA的成功中都發(fā)揮著關(guān)鍵且看不見的作用。電源的最佳選擇是準(zhǔn)確、堅(jiān)固、靈活、緊湊且易于使用的電源。在所有這些品質(zhì)方面，ADI公司的PSM產(chǎn)品系列為行業(yè)樹立了標(biāo)準(zhǔn)。

圖 27.FPGA 設(shè)計(jì)流程（硬件排在最后）。

審核編輯：郭婷