摘要

碳化硅(以下簡稱“SiC”)是制造高功率器件最有前景的半導體材料之一。借助其出色的物理特性(高飽和電子漂移速度、高熱導率和高擊穿電場)， SiC MOSFET器件可以實現更低的損耗和更快的開關速度，并且其幾何尺寸比硅 (Si) MOSFET更小。安森美(onsemi)充分利用多年來積累的Si 技術，針對 SiC 材料因尚未得到廣泛評估所帶來特殊挑戰，我們為其量身定制了一套適用的評估方案，以證明其強固可靠性。

本白皮書將向讀者介紹安森美從最初設計到批量生產過程中所采用的質量和可靠性方法，它們建立在不同領域之間的相互作用基礎上，包括縝密的設計方法、嚴格的生產監控、制造控制、充分的篩選和穩健的認證計劃。

這些方法在汽車市場應用了數十年，對于硅產品行之有效，現針對碳化硅產品的特殊需求重新進行定制。我們將帶您了解 SiC 的演進，特別是其成功實現了 SiC MOSFET 晶體管的柵氧層的完備性。

最后，本文將簡要介紹近期發表的有關低溫偏置溫度不穩定性、體二極管退化和動態應力要求等文章。

簡介

單一產品的質量和可靠性，取決于從構思、交付到最終用戶產品線的所有過程。安森美品質聲明/政策充分體現了這種方法(圖1)。

圖1 安森美品質聲明/政策

即使產品設計在高可靠性范圍內，仍然可能會存在一些與制程相關的可靠性問題。

為了消除這些風險，我們必須了解限制性故障模式和機制，即通過故障的分析和反饋追溯至工藝薄弱點，并采取永久性的糾正措施。這是通過精心規劃的晶圓及產品認證、縝密的設計方法、生產監控、制造控制和充分篩選來實現的。安森美在一般可靠性規范中簡述了這些程序的使用方法，如以下海報“安森美的質量——零缺陷之路”所示(圖2)。

圖2 安森美質量——零缺陷之路

因此，安森美實施了三種不同的認證計劃：晶圓制造認證、產品認證和封裝路線認證。每個認證項目都明確關注了產品制造周期的其他領域，旨在確保目標領域的充分可靠性。

晶圓制造認證(也稱為本征認證)主要關注晶圓制造的工藝制程——旨在確保按照合格流程處理的所有晶圓具有恒定的本征高可靠性水平。在這一階段，將提取基于物理性質的退化模型。

產品和封裝認證(也稱為非本征認證)根據最終產品的任務剖面驗證封裝芯片的可靠性，最終目標是確保最終產品的高可靠性。

碳化硅挑戰

碳化硅 (SiC) 材料兼具出色的物理屬性和極具吸引力的設計特性，為研制高功率器件提供了卓越的解決方案。

在將產品投放市場時，必須兼具多個關鍵要素，如圖3所示。

圖3 強固的本征和非本征可靠性的定義

第一個挑戰與國際標準的完備程度有關。雖然這些指南針對硅基技術已經做出明確的規定，但 JEDEC、AEC 和 AQG 委員會內的多個小組正在積極努力地為未來的 SiC 標準奠定良好的基礎。這將確保讓供應商通過統一的國際標準來獲得指導，并避免對所收集數據的有效性進行冗長的論證。

第二個挑戰是基于物理性質實現對故障機制的理解，以正確量化產品的強固性與客戶所需的任務剖面。

與內燃機汽車相比，電動汽車通常具有擴展性任務剖面。此外，SiC 技術與傳統Si技術或 IGBT 相比，性能得到了增強，這就要求在器件可靠性等方面更緊密地匹配最終客戶的應用。

在此階段，讓跨職能團隊(制造前端、研發、制造后端、應用測試和故障分析工程)參與進來是成功的關鍵，有助于在本征可靠性(壽命模型)和應用之間建立明確的聯系。

與大學和研究中心的密切合作至關重要，有助于安森美進行更深入的理論研究或獲取一些半導體行業所不具備的專用技術和補充技能。圖4說明了 SiC/SiO₂ 界面的表征和可靠性評估。

圖4 與大學和研究中心合作——SiC/SiO₂ 界面

SiC通常需要解決以下難題：

◆襯底和外延的缺陷水平

◆柵極氧化物：本征壽命建模(SiC/SiO₂界面表征)和非本征粒子數(篩選)

◆體二極管退化

◆高壓阻斷 (HTRB) 期間的可靠性

◆與應用相關的性能(雪崩強固性、邊緣端接、短路、宇宙射線耐受性、高 dv/dt 耐受性設計、浪涌電流)

安森美方案

對于每種退化機制，安森美所采取的解決方案都是嚴格且跨職能的，主要步驟為控制 - 改進 - 測試和篩選 - 表征 - 驗證和提取模型。

當應用于柵極氧化物完備性 (GOI) 時，這些步驟如下所述：

控制

制造 SiC (控制計劃、統計過程控制和工藝 FMEA)的方法和工具準備就緒。收集數據，并將其用作潛在工藝改進的基礎。

改進

由于襯底或外延的缺陷、金屬污染物和顆粒會嚴重影響柵極氧化物的品質，因此持續改進并在控制下將其引入生產，對于進一步減少缺陷的發生至關重要。

測試和篩選

安森美開發了一整套用于視覺和電氣性能的篩選工具，以剔除有缺陷的芯片。

晶圓制造工藝流程從襯底掃描開始，通過坐標跟蹤和自動分類識別所有缺陷。通過多重檢測可識別關鍵工藝步驟中更多的潛在工藝缺陷。在上述檢測中發現的所有標記缺陷均會被剔除(圖5)。

圖5 前端工藝中的掃描和檢查

在多個層面實施電氣篩選：

◆晶圓級性能和驗收(參數測試和柵極氧化物完備性驗收標準)

◆晶圓級老化

◆晶圓級芯片分選

◆使用動態器件均勻度測試，以消除電氣異常值

最后，所有晶圓都經過 100% 自動出廠檢測，包括外觀缺陷檢測。

表征

安森美使用失效電荷 (Q_BD) 作為一種簡單的指標來比較與柵極氧化層厚度無關的柵極氧化層質量。這種技術比 GOI/Vramp 更精細，可以檢測到本征分布中更精細的缺陷。

如圖6所示，平面型 SiC 和 Si 柵極氧化物在擊穿和壽命方面的本征性能相當。本征 Q_BD 性能(與柵極氧化物厚度無關)的對照比較表明，對于相同的標稱厚度，安森美平面型 SiC 的本征性能比 Si 高 50 倍。

圖6 在室溫下使用正向偏置柵極施加 5 mA/cm² 時，SiC NMOS 電容、1200 V 40 mΩ SiC MOSFET 和 Si MOSFET 產品的 Q_BD 測量值

在生產過程中，通過對 SiC MOSFET 產品芯片的失效電荷(Q_BD)采樣以及與大尺寸(2.7 mm x 2.7 mm)NMOS 電容進行比較，來評估每批產品的柵極氧化物質量。

驗收標準就緒后，可在晶圓級選擇接受或拒絕。

驗證和提取模型

在定義應力條件時，確定柵極氧化物的真實電流傳導機制至關重要[1]。熱輔助隧穿與 Fowler Nordheim 隧穿競爭，與應力電場和應力溫度成函數關系(圖7)。

因此，了解傳導機制可以防止在另一種傳導模式下出現應力，以免無法代表實際使用條件。

圖7 與溫度和電場成函數關系的競爭性電流傳導機制

柵極氧化物的本征性能通過介質層時變擊穿 (TDDB) 應力進行評估。在不同的柵極偏置和溫度條件下對 SiC MOSFET 施加應力，并記錄故障時間。然后使用 Weibull 統計分布來獲取壽命結果。

到目前為止，我們已經使用了一種非常傳統的方法：柵極電壓 Arrhenius 溫度加速和 E 模型。正在進行更為深入的研究以完善該模型；E 模型被認為過于保守。我們建立了長時間(t_63% 為幾個月到一年以上)、低電場強度的老化模型進行應力測試，通過實驗來精確預測門極的可靠性。

圖 8 顯示了 SiC MOSFET 在 175℃ 的溫度和發生電子俘獲的氧化場(因此低于 9 MV/cm，另見圖 7)下的 TDDB 數據，其故障模式與在實際情況下的預期相同。對于最低應力電壓，記錄了半年以上的故障時間。一個大學合作伙伴正在進行更低場條件下的實驗，估計 t_63% 為1到2年。使用保守的E模型，在5ppm 時，V_GS=21V(遠高于規定的工作電壓)，壽命可達 20 年。

圖8 SiC MOSFET 的 TDDB 數據(應力條件為 175°C 且低于 9 MV/cm，即在電子俘獲條件下，另見圖7)

圖 9 顯示了 TDDB 應力期間各個 MOSFET 晶體管的 I_G(t) 曲線(柵極電流與應力時間的函數關系)。柵極電流I_G 保持恒定，直到達到特定的包絡曲線，之后 I_G 因俘獲的電子而下降。該包絡曲線反映了在晶體管參數受到影響之前，電介質可以承受的俘獲電荷。該電荷比電介質的擊穿電荷 (Q_BD)(即電介質擊穿電荷)低約十倍，與 Si/SiO₂ 晶體管上獲得的 Q_BD 相當。

圖9 圖8中所繪制的 TDDB 數據的 I_G(t) 曲線(SiC MOSFET 應力條件為 T=175°C)

以上為本白皮書的第一部分，第二部分將于下周發布，敬請期待！