在將晶圓制成半導(dǎo)體的過程中需要采用數(shù)百項(xiàng)工程。其中，一項(xiàng)最重要的工藝是蝕刻（Etch）——即，在晶圓上刻畫精細(xì)電路圖案。蝕刻（Etch）工程的成功取決于在設(shè)定的分布范圍內(nèi)對各種變量進(jìn)行管理，并且每一臺刻蝕設(shè)備都需做好在最佳條件下運(yùn)行的準(zhǔn)備。我們的刻蝕工藝工程師運(yùn)用精湛的制造技術(shù)，完成這一細(xì)節(jié)工藝的處理。

SK海力士新聞中心對利川DRAM Front Etch（蝕刻）Middle Etch以及End Etch技術(shù)團(tuán)隊(duì)成員進(jìn)行了訪談，以此來進(jìn)一步了解他們的工作。

蝕刻（Etch）：生產(chǎn)率提升之旅

在半導(dǎo)體制造業(yè)中，蝕刻（Etch）指在薄膜上雕刻圖案。圖案使用等離子體噴涂而成，形成每個工藝步驟的最終輪廓。它的主要目的是根據(jù)布局完美呈現(xiàn)精確圖案，在任何條件下都保持統(tǒng)一一致的結(jié)果。

如果沉積或光刻（Photolithography）工程中出現(xiàn)問題，可通過選擇性蝕刻（Etch）技術(shù)解決問題。但是，如果蝕刻（Etch）工程過程中出現(xiàn)問題，則情況無法逆轉(zhuǎn)。這是因?yàn)闊o法在雕刻區(qū)域填充相同材料。因此，在半導(dǎo)體制造過程中，刻蝕對于確定總體良品率和產(chǎn)品質(zhì)量至關(guān)重要。

刻蝕工藝包括八個步驟：ISO、BG、BLC、GBL、SNC、M0、SN和MLM。

首先，ISO（Isolation）階段進(jìn)行晶圓上的硅（Si）蝕刻（Etch），創(chuàng)建有源單元區(qū)。BG（Buried Gate）階段形成行地址線路（Word Line）1和柵極，打造電子通道。接下來，BLC(Bit Line Contact)階段會在單元區(qū)內(nèi)創(chuàng)建ISO與列地址線路（Bit Line）2之間的連接。GBL(Peri Gate+Cell Bit Line) 階段將同時創(chuàng)建單元列地址線路與外圍3中的柵極。

SNC（Storage Node Contract）階段繼續(xù)創(chuàng)建有源區(qū)域和存儲節(jié)點(diǎn)4之間的連接。隨后，M0（Metal0）階段形成外圍S/D（Storage Node）5的連接點(diǎn)以及列地址線路與存儲節(jié)點(diǎn)之間的連接點(diǎn)。SN（存儲節(jié)點(diǎn)）階段確認(rèn)單元容量，之后的MLM（Multi Layer Metal）階段創(chuàng)建外部電源和內(nèi)部布線，整個蝕刻（Etch）工程過程隨之完成。

鑒于蝕刻（Etch）技術(shù)人員主要負(fù)責(zé)半導(dǎo)體的圖案化工作，因此DRAM部門被細(xì)分為三個團(tuán)隊(duì)：Front Etch（蝕刻）（ISO、BG、BLC)；Middle Etch（蝕刻）（GBL、SNC、M0）；End Etch（蝕刻）（SN、MLM）。這些團(tuán)隊(duì)也會按照制造崗位和設(shè)備崗位劃分。

制造崗位負(fù)責(zé)管理和改進(jìn)單元生產(chǎn)工藝。制造崗位通過變量控制和其他生產(chǎn)優(yōu)化措施來提高良品率和改善產(chǎn)品質(zhì)量，因而具有十分重要的地位。

設(shè)備崗位負(fù)責(zé)管理和強(qiáng)化生產(chǎn)設(shè)備，以便規(guī)避刻蝕工藝過程中可能出現(xiàn)的問題。設(shè)備崗位的核心職責(zé)是確保設(shè)備的最佳性能。

雖然職責(zé)分明，但所有團(tuán)隊(duì)均朝向共同的目標(biāo)而努力——即，管理和改進(jìn)生產(chǎn)工藝及相關(guān)設(shè)備，進(jìn)而提高生產(chǎn)率。為此，各團(tuán)隊(duì)積極分享各自的成果以及亟待改善的領(lǐng)域，通過合作提高業(yè)務(wù)表現(xiàn)。

如何應(yīng)對小型化技術(shù)挑戰(zhàn)

SK海力士于2021年7月開始量產(chǎn)適用10nm（1a）級工藝的8Gb LPDDR4 DRAM產(chǎn)品。

半導(dǎo)體存儲器電路圖案已經(jīng)進(jìn)入10nm時代，并且經(jīng)過改進(jìn)后，單個DRAM中可容納約1萬個單元。因此，即使在刻蝕過程中，工藝裕度也會有所不足。

如果形成的空穴（Hole）6過小，可能會出現(xiàn)“未打開”狀態(tài)，從而阻塞芯片下端部分。此外，如果形成的空穴過大，可能會出現(xiàn)“橋接”現(xiàn)象。當(dāng)兩個空穴之間的間隙不足時，就會出現(xiàn)“橋接”現(xiàn)象，導(dǎo)致后續(xù)步驟中出現(xiàn)相互粘接問題。隨著半導(dǎo)體日益精細(xì)化，空穴的尺寸數(shù)值范圍正在逐漸縮小，這些風(fēng)險(xiǎn)也將逐步消除。

為了解決上述問題，刻蝕技術(shù)專家們不斷改進(jìn)工藝，包括修改工藝配方和APC7算法，以及引入ADCC8和LSR9等全新刻蝕技術(shù)。

隨著客戶需求愈發(fā)多樣化，另一個挑戰(zhàn)隨之出現(xiàn)——多產(chǎn)品生產(chǎn)趨勢。為滿足客戶的此類需求，每種產(chǎn)品的優(yōu)化工藝條件需要單獨(dú)設(shè)定。對于工程師們來說，這是一項(xiàng)非常特殊的挑戰(zhàn)，因?yàn)樗麄冃枰屃慨a(chǎn)技術(shù)同時滿足既定條件和多元化條件的需求。

為此， Etch（蝕刻）工程師們引入了“APC offset”10技術(shù)來管理基于核心產(chǎn)品（Core Product）的各種衍生品，同時建立并利用“T-index系統(tǒng)”來綜合管理各項(xiàng)產(chǎn)品。通過這些努力，系統(tǒng)得到持續(xù)改進(jìn)，得以滿足多產(chǎn)品生產(chǎn)需求。

審核編輯：陳陳