本應用筆記提供了使用DS2152和DS2154的現有應用開始使用較新的DS21552、DS21352、DS21554和DS21354單芯片收發器(SCT)的要求。包括對最新器件的附加功能、JTAG IEEE 1149.1邊界掃描和交錯PCM總線操作的討論。
下一代DS2152/54將采用3.3V和5V引腳兼容的T1和E1芯片組,并帶有新的引腳排列。然而,T1和E1單芯片收發器都可以插入現有的DS2152/54插座,無需更改硬件或軟件(不使用新功能)。確保將 00hex 寫入現有但未使用的寄存器位置。未使用的寄存器位置可用于新功能。表1列出了DS2152/54和DS21352/354/552/554 SCT及相關特性。
表 1.達拉斯半導體 100 引腳 LQFP 單芯片收發器
特征 | DS2152L/LN | DS21352L/LN | DS21552L/LN | DS2154L/LN | DS21354L/LN | DS21554L/LN |
T1 | X | X | X | |||
E1 | X | X | X | |||
3.3V | X | X | ||||
5V | X | X | X | X | ||
吉泰格 | X | X | X | X | ||
交錯式 PCM 總線 | X | X | X | X | ||
高密度液晶控制器 | X1 | X | X | X | X | |
中藥 | X | X | X | X |
注:
1. DS2152具有專用于FDL應用的HDLC控制器。
JTAG,IEEE 1149.1邊界掃描架構 新的DS21352/354/552/554 SCT將采用JTAG的邊界掃描架構
(IEEE 1149.1)。成幀器模式選擇(FMS)引腳具有一個內部10k上拉電阻,可將新的SCT置于DS2152/54傳統模式。在傳統模式下,所有JTAG引腳都可以保持未連接狀態。要使用JTAG功能,需要更改硬件以集成5個JTAG引腳,并且FMS引腳需要連接為低電平。FMS和JTRST引腳將影響TCR2寄存器中的TESTZ引腳(所有4個DS21x5y)以及TEST1和TEST0位(均為DS21x52)。有關JTRST和FMS條件,請參見表2。表3列出了DS215y上3.3V I/O的新引腳描述和DS21352/354/552/554 SCT上新功能的新引腳描述。 表1總結了100引腳LQFP封裝中的所有SCT。
表 2.JTRST和FMS條件
杰特斯特 | 柔性制造系統 | 結果 |
X | 1 | DS21x52的TCR2中的TESTZ引腳、TEST1位和TEST0位已啟用。 |
0 | 0 | DS21x52 的 TCR2 中的 TEST1 位和 TEST0 位已啟用。 |
1 | 0 | 禁用 0 個 TESTZ,禁用 DS21x52 TCR2 中的 TEST1 和 TEST0 位。 |
表 3.DS2152/54和DS21352/354/552/554 SCT的新引腳定義(DS2152/54僅適用于引腳61和83)
針 |
上一個 符號 |
新 符號 |
類型 | 描述 |
76 | 數控 | FMS |
I |
成幀器模式選擇[FMS]。選擇 DS2152/54 模式(高電平)或 DS21x52/x54 低電平時的模式。如果為“高”,則 JTRST 位于內部 拉低。如果為低,則 JTRST 具有正常的 JTAG 功能性。該引腳具有一個 10k 上拉電阻。 |
5 | 數控 | JTRST |
I |
IEEE 1149.1 測試重置 [JTRST]。使用此信號 異步重置測試訪問端口控制器。 上電時,JTRST 必須從低電平切換到 高。此操作會將設備設置為 設備 ID 模式允許設備正常運行。 該引腳具有一個 10k 上拉電阻。當FMS=1時,這 引腳內部連接為低電平。如果 JTAG 并列 JTRST 低 未使用,且成幀器處于DS21x5y模式(FMS 低)。 |
2 | 數控 | JTMS |
I |
IEEE 1149.1 測試模式選擇 [JTMS]。此引腳是 在JTCLK的上升沿采樣,用于 將測試訪問端口放入各種定義的 IEEE 中 1149.1 狀態。該引腳具有一個 10k 上拉電阻。 |
4 | 數控 | JTCLK |
I |
IEEE 1149.1 測試時鐘信號 [JTCLK]。這 信號用于將數據轉移到上升沿的 JTDI 中 并脫離JTDO的下降邊緣。 |
7 | 數控 | JTDI |
I |
IEEE 1149.1 [JTDO]。測試指令和數據是 在JTCLK的上升邊緣打入這個引腳。這 PIN 具有一個 10K 上拉電阻。 |
10 | 數控 |
JTDO |
O | IEEE 1149.1 [JTDO]。測試指令和數據是 從JTCLK下降沿的這個引腳中跳出。 如果不使用,則應保持此引腳未連接。 |
36 | 數控 | CI |
I |
攜帶 [CI]。輸入。此引腳上的上升沿導致 RSER 和 RSIG 從高 Z 狀態出來,并且 TSER和TSIG將在下一次上升時開始采樣 RSYSCLK/TSYSCLIK 的邊緣開始 I/O 8 位或 256 位數據的序列。 |
54 | 數控 | CO | O | 執行 [CO]。在以下情況下設置為高電平的輸出 8 或 256 IBO 輸出序列的最后一位具有 發生在RSER和RSIG上。 |
交錯式PCM總線操作(IBO)
新型DS21352/354/552/554 SCT具有允許多個SCT共享PCM總線進行數據或信令傳輸的功能。這可以通過在內部對 RSYSCLK 和 TSYSCLK 輸入進行選通來實現 SCTs。啟用此功能后,2 個或 4 個 SCT 可以分別共享 4.096 MHz 或 8.192 MHz 總線。有 4 個寄存器位和兩個硬件引腳用于控制交錯總線操作 (IBO)。使用 IBO,用戶必須首先將 IBOEN 位設置為邏輯 1。然后通過 INTSEL 位選擇字節或幀交錯模式。MSEL1 和 MSEL2 共同確定該特定 SCT 的從模式或主模式,以及多路復用的 SCT 數量。兩個器件需要 4.096 MHz 時鐘才能應用于 RSYSCLK 和 TSYSCLK,而四個器件需要 8.192 MHz 時鐘。彈性存儲需要啟用并設置為 2.048 MHz 模式。圖 1 顯示了相應的硬件連接。
圖1.IBO的硬件連接。
主 SCT 不會使用 CI 引腳,而是使用 RSYNC/TSSYNC 引腳。主SCT的CI引腳應接低電平。每個幀或多幀 SYNC/TSSYNC 輸入信號將重置每個 SCT 的 IBO 計數器,并使主 SCT 的 I/O 能夠根據字節或幀交錯移動 8 位或 256 位。在 8千或 256千位,主 CO 引腳將變為高電平。該信號可用于下一個SCT的CI引腳。如果在任何時候有新的幀或多幀RSYNC/TSSYNC輸入信號與現有幀或多幀邊界異步,則主SCT和每個從站上的IBO計數器將被復位。當 SCT 未主動輸出數據時,RSER 和 RSIG 引腳將處于高 Z 狀態。有關時序約束,請參見圖2,有關CI和CO的建立和延遲時間,請參見表6。
圖2.IBO時間。
RSIG僅在每個時隙的最后四個時鐘期間輸出數據。
B1 是 MSB。Bn是LSB。n=8 表示字節交錯。n=256 表示幀交錯。
表 4.用于IBO操作的寄存器位
寄存器位 | 描述 | 邏輯 '0' | 邏輯 '1' |
IBOEN | 交錯總線操作啟用 | 禁用 IBO |
IBO禁用了IBO啟用。在這種模式下, 必須 連接 TSYSCLK 和 RSYSCLK 必須一起啟用彈性存儲 2.048 MHz 模式。 |
英特爾 | 交錯選擇 | 字節交錯 | 幀交錯。 |
MSEL1 | 主選擇位 1 | 見表5 | 見表5 |
MSEL2 | 主選擇位 2 | 見表5 | 見表5 |
表 5.MSEL1 和 MSEL2 位函數
MSEL1 | MSWL2 | 功能 |
0 | 0 | 從設備 |
1 | 0 | 帶 1 個從設備的主器件(4.096 MHz 時鐘) |
0 | 1 | 帶 3 個從設備的主設備(8.192 MHz 時鐘) |
x | x | x |
表 6.IBO操作的交流特性
參數 | 象征 | 最小值 | 典型值 | Max | 單位 |
CI 的設置時間 | T1 | 20 | ns | ||
在 SYSCLK/TSYCLK 上出現上升沿后的延遲時間。 CO 將在整個 RSYSCLK/TSYCLK 期間保持高電平。 |
T2 | 50 | ns |
HDLC控制器 DS21352/354/552/554 SCT將包含一個基于現有HDLC的增強型
HDLC控制器
DS2152中的控制器。每個控制器將具有以下功能:
用于 TX 和 RX 的 64 字節緩沖區
選擇要通過 HDLC 控制器傳遞的任何時隙或多個時隙(甚至是不連續的時隙)
選擇單個DS0中的任何位或多個DS0中的相同位
DS21x52 SCT中的HDLC控制器將與現有的HDLC控制器完全向后兼容。 DS2152中的HDLC控制器。DS2152中的面向位碼(BOC)控制器也將在 DS21x52器件。此功能僅對擴展中的設施數據鏈路應用程序是必需的 超幀格式(ESF),因此在DS21x54器件中省略。
發送時鐘多路復用器控制
DS2152和DS2154在TCR1和TCR1中具有丟失時鐘多路復用控制(LOTCMC)位,并且 分別是CCR2控制寄存器。啟用這些位允許TCLK連接到RCLKO 內部,如果在 TCLK 沒有發生轉換。新的TCMC位使TCLK能夠連接到RCLKO 內部與 TCLK 引腳上的條件無關。
審核編輯:郭婷
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