現場可編程門陣列 （FPGA） 用于各種應用和終端市場，包括數字信號處理、醫學成像和高性能計算。本應用筆記概述了與FPGA供電相關的問題。本文還討論了Maxim為Altera? FPGA供電的解決方案。

介紹

現場可編程門陣列（FPGA）用于各種應用和終端市場，由于其出色的設計靈活性和低工程成本，它們已經獲得了超過ASIC的市場份額。FPGA 的電源設計和管理是整個應用的重要組成部分。本文討論了克服一些電源設計挑戰的方法，并解釋了成本、尺寸和效率之間的權衡。此外，還介紹了Maxim的Altera? FPGA解決方案。

FPGA 概述

FPGA 是可編程器件，由一系列通過可編程互連連接的可配置邏輯塊 （CLB） 組成。這些CLB通常包括各種數字邏輯元件，如查找表、觸發器、多路復用器等。FPGA 的其他組件包括輸入/輸出引腳驅動電路 （I/O）、存儲器和數字時鐘管理 （DCM） 電路。現代 FPGA 集成的功能包括 FIFO 和糾錯碼 （ECC） 邏輯、DSP 模塊、PCI Express? 控制器、以太網 MAC 模塊和高速千兆位收發器（圖 1）。

圖1.典型的 FPGA 應用框圖。

面向 FPGA 應用的系統級電源架構

通信應用中的大多數高性能/高功率FPGA應用都基于由48V背板供電的插件卡構建。在這些應用中，各個卡通常使用兩級中間總線架構 （IBA）（圖 2）。第一級是降壓轉換器，將48V轉換為中間電壓，例如12V或5V。出于安全原因，插件卡通常彼此隔離，并消除電流環路和卡之間干擾的可能性。IBA的第二階段是使用稱為“負載點”（POL）穩壓器的非隔離穩壓器將中間電壓轉換為多個較低的直流電壓。用于計算、工業和汽車應用的FPGA通常采用12V至24V非隔離電源供電。

圖2.用于 FPGA 的典型 2 級中間總線架構 （IBA）。

POL 穩壓器

POL是高性能穩壓器，其V外導軌放置在靠近其各自負載的位置。這有助于解決高瞬態電流要求的困難和FPGA等高性能半導體器件的低噪聲要求。設計 POL 時要考慮的應用程序級參數包括：

成本

大小

效率

分配給上述每個參數的優先級通常取決于終端市場。因此，應獨立考慮每個解決方案。例如，工業和醫療市場傾向于尺寸而不是成本，而無線應用通常傾向于成本而不是尺寸。效率對于使用電池運行的應用尤為重要，消費類應用非常注意這三個參數。所需的效率通常決定了使用哪種DC-DC穩壓器，是低壓差線性穩壓器還是開關模式電源。

低壓差線性穩壓器 （LDO）

LDO 實現相對簡單、價格低廉且產生的噪聲非常小。LDO 的主要缺點是效率差，這取決于 V 的比率外到 V在.例如，帶 V 的 LDO在= 3.3V 和 V外= 1.2V的效率僅為36%。功率差以熱量的形式消散。

開關模式電源 （SMPS）

SMPS的效率通常>90%，但比LDO更難實施。與LDO相比，它們還傳導和輻射更多的噪聲。

LDO通常被考慮用于功耗要求相對較低的應用。SMPS因其更高的效率而用于更高功率的應用，這是熱管理和可靠性的重要參數。更高的效率導致更低的器件溫度，從而提高可靠性，并通過更小的散熱器要求減小整體解決方案尺寸。

典型 FPGA 電源要求

高性能器件的一個很好的例子是Altera Stratix? V FPGA。表1顯示了該器件的電源要求。

表 1.Altera Stratix V 電源的推薦工作條件*
電源	描述	電壓（V，最小值）	電壓（V，典型值）	電壓（V，最大值）
VCC	核心電壓和外圍電路電源	0.82	0.85	0.88
VCCPT	用于可編程電源技術的電源	1.45	1.5	1.55
VCCAUX	可編程電源技術的輔助電源	2.375	2.5	2.625
VCCPD	I/O 預驅動器 （3.0V） 電源	2.85	3.0	3.15
	I/O 預驅動器 （2.5V） 電源	2.375	2.5	2.625
VCCIO	I/O 緩沖器 （3.0V） 電源	2.85	3.0	3.15
	I/O 緩沖器 （2.5V） 電源	2.375	2.5	2.625
	I/O 緩沖器 （1.8V） 電源	1.71	1.8	1.89
	I/O 緩沖器 （1.5V） 電源	1.425	1.5	1.575
	I/O 緩沖器 （1.35V） 電源	1.283	1.35	1.45
	I/O 緩沖器 （1.25V） 電源	1.19	1.25	1.31
	I/O 緩沖器 （1.2V） 電源	1.14	1.2	1.26
VCCPGM	配置引腳 （3.0V） 電源	2.85	3.0	3.15
	配置引腳 （2.5V） 電源	2.375	2.5	2.625
	配置引腳 （1.8V） 電源	1.71	1.8	1.89
VCCA_FPLL	PLL模擬穩壓器電源	2.375	2.5	2.625
VCCD_FPLL	PLL數字穩壓器電源	1.45	1.5	1.55
VCCBAT	電池備用電源（用于設計安全易失性密鑰寄存器）	1.2	—	3.0
收發器 GX 和 GS 電源
VCCA_GXBL**	收發器高壓電源（左側）	2.85, 2.375	3.0, 2.5	3.15, 2.62
VCCA_GXBR**	收發器高壓電源（右側）
VCCHIP_L	收發器 HIP 數字電源（左側）	0.82	0.85	0.88
VCCHIP_R	收發器 HIP 數字電源（右側）
VCCHSSI_L	收發器 PCS 電源（左側）	0.82	0.85	0.88
VCCHSSI_R	收發器 PCS 電源（右側）
VCCR_GXBL	接收器電源（左側）	0.82, 0.95	0.85, 1.0	0.88, 1.05
VCCR_GXBR	接收器電源（右側）
VCCR_GXBL	發射機功率（左側）	0.82, 0.95	0.85, 1.0	0.88, 1.05
VCCT_GXBR	發射器功率（右側）
VCCH_GXBL	發射器輸出緩沖功率（左側）	1.425	1.5	1.575
VCCH_GXBR	變送器輸出緩沖功率（右側）

*有關Altera Stratix V的最新信息，請訪問 www.altera.com/products/devices/stratix-fpgas/stratix-v/stxv-index.jsp。
**如果 CMU PLL、接收器 CDR 或兩者配置為基本數據速率> 6.5Gbps，則該電源必須連接到 3.0V。最高可達 6.5Gbps，您可以將此電源連接到 3.0V 或 2.5V。

對于大多數應用，為每個電壓軌配備單獨的電源是不切實際的。因此，Altera提供了電源共享指南。例如，數據速率≤6.5Gbps的Stratix V收發器設計通常可以使用圖3所示的配置。這可能需要SMPS有時每個提供高達20A的電流。

圖3.數據速率 = 6.5Gbps 的 Stratix V 收發器的電源共享。

Altera 等 FPGA 制造商通常擁有軟件電子表格，用于根據 FPGA 器件所需的功能估算該器件的功率要求。有關詳細信息，請參閱 www.altera.com/power。設計人員應在早期設計階段使用這些電子表格，以幫助選擇合適的電源和熱管理組件。表 2 顯示了圖 3 所示的 Stratix V 設置的功率預算示例。該功率預算有助于確定系統效率和所需的功率調節器解決方案。

表 2.功率預算計算
VOUT (V)		IOUT_MAX (A)	POUT (W)	VIN (V)	Efficiency (Estimated)	PIN* = POUT/Eff.	IIN* Required (A)	Power Dissipated (W)
VCC, VCCHIP_[L,R], VCCHSSI_[L,R]	0.85	3.0	2.55	5.0	0.93	2.74	0.55	0.19
VCCR_GXB[L,R], VCCT_GXB[L,R]	0.85	2.0	1.7	5.0	0.93	1.83	0.36	0.13
VCCIO, VCCPD, VCCPGM	2.5	0.7	1.75	5.0	0.95	1.84	0.37	0.09
VCCAUX, VCCA_GXB[L,R], VCCA_FPLL	2.5	1.0	2.5	5.0	0.93	2.7	0.54	0.20
VCCPT, VCCH_GXB[L,R], VCCD_FPLL, VCCD_BATT	1.5	0.7	1.05	5.0	0.6	1.88	0.38	0.83
Total	9.55			10.99			2.2	1.44

*P在和我在是從圖3所示的直流輸入電源汲取的功率和電流。

電源注意事項

除了使用功率估算工具估算FPGA電源軌電壓和電流外，選擇功率穩壓器還有其他幾個方面。以下是需要考慮的一些主題。

啟動排序/跟蹤

通常需要三個或更多電壓軌來為 FPGA 供電。在這些電源軌之間實現上電和斷電排序是一種很好的設計做法。這樣做的一個優點是排序限制了上電期間的浪涌電流。此外，即使FPGA本身不需要時序控制，設計中的其他器件（如微控制器和Flash PROM）也可能具有時序要求。如果忽略排序，則需要排序的設備可能會損壞或閂鎖，這反過來又可能導致故障。

有三種類型的排序：

同步跟蹤（也稱為“同時跟蹤”）

順序

比率跟蹤

圖4顯示了不同的排序類型以及電壓軌如何相互上升。

圖4.三種類型的排序：（a）重合跟蹤，（b）順序跟蹤和（c）比率跟蹤。

通過同步跟蹤（通常是FPGA的首選排序方法），電源軌同時以相同的速率上升到其最終設定點。這可以防止由于閂鎖和總線爭用而導致的不可靠啟動。它還避免打開任何可能損壞FPGA的寄生傳導路徑。這種類型的排序所需的更高啟動浪涌電流可能需要更大的電容器組，以確保電源軌單調上升。大多數Maxim的POL具有可調軟啟動功能，緩解了浪涌電流問題。例如，MAX8686有助于同步跟蹤，并根據單個電容的值提供可編程軟啟動時間。

順序排序的主要優點是通常易于實現;啟動浪涌電流要求低于重合和比率排序。但是，使用這種方法時，電壓軌之間會出現最大電壓差，這可能會導致設備行為不可靠。

比率跟蹤使所有電壓軌斜坡上升，以同時達到其設定點。與順序排序相比，這降低了電源軌之間的電壓差。啟動浪涌電流水平介于同步跟蹤和順序排序的水平之間。

單調啟動電壓斜坡

重要的是，斜坡電壓軌在啟動時單調上升，以實現成功的上電。這意味著它們應該持續上升到設定點而不是下降。如果POL沒有足夠的輸出電容，則可能導致下垂（圖5）。當內部邏輯塊初始化為有效工作狀態時，大多數FPGA內核電壓的關鍵區域在0.5V至0.9V之間。

圖5.啟動時非單調電壓斜坡示例。

軟啟動

大多數 Altera FPGA 分別規定最小和最大啟動斜坡速率為 50μs 和 100ms。但是，也有例外。例如，Stratix V的最小斜坡速率為200μs。

電源穩壓器通過在啟動時逐漸增加電流限制來實現軟啟動。這減緩了電壓軌的上升速度，并降低了流向FPGA的峰值浪涌電流。Maxim的POL允許根據連接到其中一個POL引腳的軟啟動電容的值來設置軟啟動時間。

預偏置啟動

在某些情況下，當電源關閉時，FPGA電壓軌在某些電壓電平上保持偏置。這種預偏置通常是通過FPGA的各種寄生傳導路徑的結果。如果電源重新啟動并將預偏置輸出電壓拉低，則可能導致FPGA啟動失敗。相反，電源的輸出電壓應與其它FPGA電壓軌一起按其所需順序斜坡上升至設定點。

圖6.建議對預偏置輸出進行順序排序啟動。

印刷電路板布局

在進行PCB設計時，工程師必須考慮元件放置、信號布線和電路板層。對于FPGA設計，強烈建議使用多層板，每個信號路由層之間都有一個接地層。接地層提供的屏蔽允許在每一層上進行信號路由，而不必考慮相鄰的路由層。這有助于更簡單、更實用的布局。

PCB層順序（堆疊）中的電源電壓和接地層位置對電源電流路徑的寄生電感有重大影響。

高優先級電源層應放置在更靠近元件層的位置（在PCB堆疊的上半部分）。例如，具有高瞬態電流的電源應使其相關電壓和接地層靠近元件層。這減少了高瞬態電流必須流過的通孔長度（寄生電感）。

低優先級電源應放置在離元件層較遠的位置（在PCB堆疊的下半部分）。

去耦電容應盡可能靠近FPGA電源引腳連接。去耦電容可降低來自電源的任何傳導噪聲和來自周圍電路的輻射噪聲。

有關 SMPS 布局的一些建議包括：

通過在關鍵元件之間使用短而寬的走線，將電源開關電流路徑中的任何寄生電感降至最低。這降低了可以傳導和輻射到FPGA的電壓尖峰的大小。

將穩壓器的去耦電容盡可能靠近穩壓器的IC引腳。分離電源層和模擬接地層。

保持從穩壓器的柵極驅動器引腳到 MOSFET 柵極引腳的走線短而寬，以降低柵極驅動電流的阻抗。

連接到內部接地層的大電流電源組件應使用多個接地過孔來降低環路阻抗。

電源瞬態響應

FPGA由于其多個時鐘域，可以在不同的頻率下實現許多功能。這可能會導致當前要求發生更大的階躍變化。術語“瞬態響應”是指電源響應負載電流的這些突然變化的能力。穩壓器的響應應不會顯著過沖或低于其設定點，也不會在輸出電壓中持續振鈴。穩壓器的瞬態響應取決于以下因素：

穩壓器控制環路在檢測到輸出電壓（或電流，在電流模式控制器的情況下）變化時響應的速度。

輸出電容的值和質量。

控制環路單位增益交越頻率通常設計為穩壓器開關頻率的1/10。因此，穩壓器可以設計為通過在高開關頻率（~1MHz）下工作來快速響應。

輸出電容應具有非常低的有效串聯電阻（ESR），并且足夠大以最小化V的幅度外瞬態過沖和下沖。聚合物電容器以最低的 ESR 提供最大的電容。陶瓷電容器具有出色的高頻特性，但每個器件的總電容是聚合物電容器的二分之一至四分之一。通常，聚合物或鉭電容器用于大容量輸出電容，而相對低值的陶瓷電容器則放置在FPGA輸入電源引腳上，用于最后級濾波（圖7）。

圖7.A 12V在， 1.2V外-at-20A，兩相MAX8686電源設計，用于Altera FPGA。（a） 瞬態響應：2A至12A負載階躍，22mV外瞬 變。VOUT ripple < 5mV at 5AOUT.

同步到外部時鐘

FPGA 應用通常需要電源穩壓器與公共時鐘同步。許多POL提供外部SYNC引腳，允許系統設計人員將一個或多個穩壓器同步到公共系統時鐘。

多相操作

多相穩壓器本質上是多個并聯工作的穩壓器，其開關頻率同步并相移360/n度，其中n標識每個相位。當負載電流上升到20A至30A以上時，使用多相穩壓器進行設計的優勢變得明顯。這些優勢包括：

降低輸入紋波電流，從而顯著降低所需的輸入電容。

由于紋波頻率的有效倍增，降低了輸出紋波電壓。

通過將損耗分散到更多組件上來降低組件溫度。

圖8.多相穩壓器框圖

遙感

電源輸出和FPGA電源引腳之間可能存在明顯的壓降。這種情況尤其發生在負載電流較高且無法將穩壓器電路放置在非常靠近FPGA電源引腳的應用中。遠程傳感通過使用一對專用走線來精確測量 FPGA 電源引腳上的電壓，從而解決了這個問題（圖 9）。對于公差非常嚴格（≤ 3%）的電壓軌，也建議使用遙感。

圖9.遙感框圖。

Maxim面向Altera FPGA的電源解決方案

Maxim提供LDO和SMPS穩壓器。通常選擇 SMPS 穩壓器來提供更高功率的 FPGA 電壓軌：SMPS 可產生更好的系統效率和熱管理。Maxim的SMPS穩壓器提供完整的電源管理解決方案，需要性能、功率密度、質量和數字電源管理以及精確的監測和控制。

Maxim的功率調節器包括：

脈寬調制控制器

PWM 穩壓器 — 具有集成 MOSFET 和/或內部補償以及數字編程功能的控制器

PMBus? 數字系統控制和監控

數字電源控制IC

同步 PWM 控制器

同步PWM控制器用MOSFET取代外部肖特基二極管，實現同步整流，從而提高效率。同步PWM控制器可以處理高電流水平，因為開關MOSFET位于控制器IC的外部。設計人員可以根據其特定的電流要求選擇最合適的分立式 MOSFET。

Maxim提供各種用于FPGA的同步PWM控制器。例如，MAX15026為單控制器，MAX15023為雙控制器，MAX15048/MAX15049為三路控制器，工作電壓均高達28V。 在，使其適用于 5V在和 12V在FPGA 應用。Maxim還提供更高電壓的控制器（高達40V在），如MAX15046，用于工業和汽車應用。Maxim的大多數雙（或更高）控制器還內置排序和跟蹤功能，允許設計人員使用多軌IC，無需外部排序器。

PWM 穩壓器

Maxim選擇的PWM穩壓器可實現1A至200A的輸出電流，輸入電壓范圍為2.5V至28V。穩壓器具有與PWM控制器集成的開關MOSFET。示例包括MAX15053、MAX15041和MAX8686。MAX15021和MAX17017為多供電軌穩壓器，支持雙電源和四電源軌。其中許多IC具有常用的固定輸出電壓選項，具有完全內部補償功能。

某些器件支持數字編程、可選數字控制和監控功能，允許對所有定時事件（如排序和跟蹤）進行微秒級分辨率編程。這些極其靈活的監控功能允許智能設置警告和故障閾值。還便于為每個穩壓器獨立設置故障處理場景。以 0.2% 的精度對輸出電壓進行精細控制，將確保滿足高端 FPGA 的嚴格容差要求。數字可編程性和監控使遠程連接實現現場更新，這有助于避免昂貴的現場服務。其他好處包括能夠記錄事件，以便可以研究故障并確定根本原因。有關Maxim的POL穩壓器，請參見我們的產品指南《Altera FPGA模擬解決方案》。

POL數字系統控制和監控

通信和計算應用中基于機架的基礎設施設備需要復雜的電源管理來打開/關閉電源和風扇。一些為這些市場構建設備的客戶使用電源管理總線 （PMBus?） 協議。PMBus 是一種開放標準的電源管理協議，具有完全定義的命令語言，便于與電源系統中的電源轉換器和其他設備進行通信。Maxim提供多種PMBus監視器和系統控制器。MAX34440/MAX34441/MAX34446是復雜系統PMBus監測器的良好范例。這些器件監視電源輸出電壓，并不斷檢查用戶可編程的過壓和欠壓閾值。MAX34440最多可管理6個電源（圖10）。MAX34441可以監測多達5個電源，還包含一個閉環風扇速度控制器。MAX34440和MAX34441均可將電源輸出電壓調高或調低至用戶可編程電平。裕量調節以閉環排列方式執行，其中器件自動調整脈寬調制（PWM）輸出，然后測量產生的輸出電壓。電源管理器還可以在上電和斷電時按任意順序對電源進行排序。通過增加一個外部電流檢測放大器（CSA），這些器件可以監控電流。

圖 10.MAX34440 PMBus 6通道電源管理器

MAX34446電源數據記錄器監測過壓和欠壓以及過流和過熱情況。該器件不斷檢查用戶可編程閾值;當超過這些閾值時，器件會在非易失性閃存中記錄最近的實時工作條件（圖 11）。這些器件可以監控多達四個電壓或電流，并可以監控三個溫度傳感器。

圖 11.MAX34440/MAX34441/MAX34446故障檢測/記錄

MAX8688是完全集成的數字電源控制器和監視器，可與任何現有的POL配合使用，提供完整的數字可編程性（圖12）。通過與基準輸入、反饋節點和輸出使能接口，MAX8688控制POL，提供跟蹤、排序、裕量調節和輸出電壓動態調整等功能。

圖 12.MAX8688數字系統控制和監視POLs。

數字電源控制IC

從歷史上看，電源公司一直專注于LDO和SMPS穩壓器。然而，在使用系統級電源管理的復雜基礎設施設備中，更先進的數字控制環路承諾獨立于輸出電壓的自動補償。這種先進的數字控制環路可實現設計簡單和動態電源管理。與使用模擬控制環路的典型電源穩壓器不同，數字電源控制IC（DPC）使用數字電路來實現電源的控制環路。需要高級系統電源管理的客戶可以從整體解決方案成本優勢中受益。與本文前面介紹的模擬電源穩壓器一樣，這些DPC還集成了片上數字電源管理功能，可通過PMBus接口與系統控制器通信，從而通過圖形用戶界面（GUI）簡化電源設計。數字控制環路IC具有以下幾個優點：

縮短上市時間：無論輸出電壓如何，復雜的DPC都可以自動補償控制環路，從而縮短設計時間。對于已經受益于帶模擬控制的內部補償POL的客戶，數字控制將其易用性提升到一個新的水平。

降低成本： DPC 減少了組件的數量和尺寸。輸出電容最多可減少 50%。通過使用更少的組件來提高可靠性。

改進的性能和可靠性：對 I 的響應外瞬態得到最佳控制，從而降低 V外瞬 變。控制算法通過調整電壓、電流和溫度變化來提高效率。

增強的靈活性：DPC 簡化了系統電源管理。系統電源通過 PMBus 進行控制，并且可以輕松添加或移除其他電源，以便將來進行系統設計。

InTune? 數字電源

Maxim的InTune數字控制電源產品可輕松實現高性能DC-DC電源設計，濾波電容更小，效率更高。InTune數字電源技術基于“狀態空間”或“模型預測”控制，而不是競爭對手使用的比例積分微分（PID）控制。結果是更快的瞬態響應。與競爭的PID控制器不同，InTune架構使用反饋模數轉換器（ADC），將整個輸出電壓范圍數字化，從而消除了與競爭控制器中使用的“窗口”ADC相關的妥協。其自動補償程序基于測量參數，可在各種操作條件下提供更好的精度和效率。

圖13所示的MAX15301是一款功能齊全、靈活、高效的數字POL控制器，基于InTune架構，具有先進的電源管理和遙測功能。

圖 13.MAX15301典型工作電路。

表 3.通用 Altera FPGA/CPLD 電壓電源的電壓要求

FPGA	VCC1 (Tolerance)			VCCAUX2 (Tolerance)	VCCIO (Tolerance)	VCCPD (Tolerance)
Stratix V	0.85V (±30mV)			2.5V (±5%)	1.2V, 1.25V, 1.35V, 1.5V, 1.8V, 2.5V, 3.0V (±5%)	2.5V, 3.0V (±5%)
Stratix IV	0.90V3 (±30mV)			2.5V (±5%)	1.2V, 1.5V, 1.8V, 2.5V, 3.0V (±5%)	2.5V, 3.0V (±5%)
Arria II	0.90V (±30mV)			see VCCPD	1.2V, 1.5V, 1.8V, 2.5V, 3.3V (±5%)	2.5V, 3.0V, 3.3V (±5%)
Arria GX	1.20V (±50mV)			see VCCPD	1.2V, 1.5V, 1.8V, 2.5V, 3.0V, 3.3V (±5%)	3.3 (±5%)
Cyclone IV E	1.0V (±30mV)		1.2V (±50mV)	2.5V (±5%)	1.2V, 1.5V, 1.8V, 2.5V, 3.0V, 3.3V (±5%)	—
Cyclone IV GX	1.2V (±40mV)			2.5V (±5%)	1.2V, 1.5V, 1.8V, 2.5V, 3.0V, 3.3V (±5%)	—
Cyclone III	1.20V (±50mV)			2.5V (±5%)	1.2V, 1.5V, 1.8V, 2.5V, 3.0V, 3.3V (±5%)	—
MAX V	1.8V (±5%)			—	1.2V, 1.5V, 1.8V, 2.5V, 3.3V (~±5%)	—
MAX II	3.3V (±300mV)	2.5V (±5%)	1.8V (±5%)	—	1.5V, 1.8V, 2.5V, 3.3V (~±5%)	—
Hardcopy IV	0.9V (±30mV)			2.5V (±5%)	1.2V, 1.5V, 1.8V, 2.5V, 3.0V (~±5%)	2.5V, 3.3V (±5%)

審核編輯：郭婷