設計和調試鎖相環（PLL）電路可能很復雜，除非工程師對PLL理論和邏輯開發過程有深刻的理解。本文介紹了一種簡化的PLL設計方法，并提供了一種有效且合乎邏輯的方法來調試困難的PLL問題。

模擬

如果不在特定條件下進行仿真，就很難估計PLL電路的規格，因此仿真應該是PLL設計過程的第一步。我們建議工程師使用ADIsimPLL軟件根據其系統要求運行仿真，包括參考頻率、步進頻率、相位噪聲（抖動）和頻率雜散限制。

許多工程師對如何選擇參考頻率感到困惑，但參考頻率和輸出頻率階躍之間的關系很簡單。對于整數N分頻PLL，輸出頻率階躍等于鑒頻鑒相器（PFD）輸入端的頻率，即參考頻率除以參考分頻器R。對于小數N分頻PLL，輸出頻率階躍等于PFD輸入頻率除以MOD值，因此您可以使用較高的參考頻率來獲得較小的頻率步進。在決定是使用整數N還是小數N分頻時，頻率階躍可以用相位噪聲換取，PFD頻率越低，輸出頻率分辨率越好，但相位噪聲越差。

例如，表1顯示，如果要求具有非常大頻率步長的固定頻率輸出，則最好使用整數N分頻PLL，例如ADF4106，因為它具有更好的總帶內相位噪聲。相反，如果要求較小的頻率步進，則最好使用小數N分頻PLL，例如ADF4153，因為它的總噪聲優于整數N分頻PLL。相位噪聲是PLL的基本規格，但數據手冊無法指定所有可能應用的性能。因此，仿真后測試實際硬件至關重要。

表 1.相位噪聲決定PLL的選擇

即使使用ADIsimPLL在實際條件下仿真PLL電路，除非包含實際基準電壓源和壓控振蕩器（VCO）的模型文件，否則結果也可能不足。否則，仿真器將使用理想的基準電壓源和VCO進行仿真。當需要高仿真精度時，編輯VCO和參考源的庫文件所需的時間是非常值得的。

PLL使用類似于放大器的負反饋控制系統，因此環路帶寬和相位裕量的概念也適用于這里。通常，環路帶寬應設置為PFD頻率的十分之一，相位裕量的安全范圍為45°至60°。此外，應在實際電路板上進行仿真和原型設計，以確認電路符合PCB布局上的寄生元件以及環路濾波器中電阻和電容的容差的規格。

有時，合適的電阻和電容值并不容易獲得，因此工程師必須確定其他值是否有效。一個名為BUILT的小函數隱藏在ADIsimPLL的“工具”菜單中。此功能將電阻和電容的值轉換為最接近的標準工程值，允許設計人員重新運行仿真以驗證相位裕量和環路帶寬的新值。

寄存 器

ADI PLL提供了許多用戶可配置的選項，以實現靈活的設計環境，但這帶來了確定每個寄存器中存儲的值的挑戰。一個方便的解決方案是使用評估軟件設置寄存器值，即使PCB未連接到仿真器。之后，可以將設置文件保存到.stp文件或下載到評估板。ADIsimPLL的仿真結果如圖1所示，推薦了VCO內核電流等參數的寄存器值。

圖1.ADIsimPLL仿真軟件為設置寄存器提供推薦值。

原理圖和PCB布局

在設計完整的PLL電路時，應牢記幾件事。首先，必須匹配PLL基準輸入端口的阻抗，以最大程度地減少反射。此外，保持電容與輸入端口并聯較小，因為這會降低輸入信號的壓擺率，并增加PLL環路的噪聲。

其次，將模擬和數字電源分開，以盡量減少它們之間的干擾。VCO電源特別敏感，因此雜散和噪聲很容易耦合到PLL輸出中。有關其他注意事項和更多詳細信息，請參閱使用低噪聲LDO穩壓器為小數N分頻壓控制振蕩器（VCO）供電以降低相位噪聲（CN-0147）。

第三，用于實現環路濾波器的電阻和電容應使用仿真文件推薦的值盡可能靠近PLL芯片放置。如果在更改環路濾波器元件的值后難以鎖定信號，請嘗試評估板上使用的原始值。

在PCB布局方面，主要原則是將輸入與輸出分開，確保數字電路不會干擾模擬電路。例如，將SPI總線放置在離基準輸入或VCO輸出太近的位置，在訪問PLL寄存器時會導致PLL輸出產生雜散。

從散熱設計的角度來看，在PLL芯片下方放置一個熱接地焊盤，以確保熱量通過焊盤流向PCB和散熱器。在極端環境中使用時，設計人員應計算PLL芯片和PCB的所有熱參數。

有效利用多路輸出

在調試階段開始時，很難確定當PLL無法鎖定時從何處開始。第一步，使用 MUXOUT 查看每個內部功能單元是否正常運行，如圖 2 所示。例如，MUXOUT可以顯示R計數器的輸出，以指示參考輸入信號正常，并且寄存器的內容已成功寫入。MUXOUT還可以檢查檢測器的鎖定狀態和反饋回路中N分壓器的輸出。通過這種方式，設計人員可以確認每個分頻器、增益或頻率的值是否正確。這是調試 PLL 的基本過程。

圖2.多路輸出引腳有助于PLL調試過程。

時域分析

調試PLL時，使用時域分析來證明寫入串行外設接口（SPI）總線上的寄存器的數據是否正確。即使讀取和寫入不是很快完成，也要確保SPI時序符合規范，并且不同線路之間的串擾最小化。

應參考PLL數據手冊的時序圖，以確定數據建立時間、時鐘速度、脈沖寬度和其他規格。請務必留出足夠的余量，以確保在所有條件下都滿足時序要求。應使用示波器來檢查時鐘和數據邊沿是否在時域中處于正確的位置。如果時鐘和數據線太近，串擾會導致時鐘的能量通過PCB走線耦合到數據線。這種耦合導致時鐘上升沿的數據線上出現毛刺。因此，在寫入或讀取寄存器時，請查看這兩行，尤其是在出現寄存器錯誤時。確保滿足線路上的電壓，如表2所示。

表 2.邏輯輸入

頻譜分析

頻域中的問題更頻繁，也更復雜。使用頻譜分析儀時，首先檢查PLL輸出是否鎖定，如穩定的頻率峰值所示。如果沒有，則應遵循上述提示。

如果PLL被鎖定，請縮小頻譜分析儀的帶寬，以確定相位噪聲是否可接受，并通過仿真結果確認測試結果。測量多個帶寬下的相位噪聲，例如1 kHz、10 kHz和1 MHz。

如果結果與預期不符， 首先查看環路濾波器設計并檢查PCB板上組件的實際值.接下來，檢查參考輸入，查看其相位噪聲是否與仿真相同。PLL的仿真相位噪聲應與實際結果相似，除非外部條件不同或寄存器寫入的值錯誤。

即使使用低噪聲LDO，也不應忽視來自電源的噪聲，因為DC-DC轉換器和LDO看起來都像噪聲源。LDO數據手冊通常顯示的噪聲頻譜密度會影響PLL等噪聲敏感器件（見圖3）。為PLL選擇低噪聲電源，特別是為VCO的核心電流供電。

圖3.LDO噪聲頻譜密度。

PLL輸出端通常出現四種類型的雜散：PFD或基準雜散、小數雜散、整數邊界雜散和來自外部電源（如電源）的雜散。所有 PLL 都至少具有一種類型的雜散，盡管它們永遠無法消除，但我們有時可以通過將一種類型或頻率的雜散換成另一種類型或頻率來提高整體性能。

為避免參考雜散，請檢查參考信號的上升沿。幅度過快或過大的邊沿會在頻域中引起強諧波。此外，仔細檢查PCB布局，以避免輸入和輸出之間的串擾。

為了最小化分數雜散，可以添加抖動以將分數雜散推入本底噪聲，但這會略微增加本底噪聲。

整數邊界雜散很少見，僅當輸出頻率太接近參考頻率的整數倍，以至于環路濾波器無法消除它時，才會發生。解決此問題的一種簡單方法是重新調整參考頻率計劃。例如，如果邊界雜散發生在1100 MHz，輸出為1100.1 MHz，基準輸入為20 MHz，環路濾波器為100 kHz，則將參考頻率更改為30 MHz將消除雜散。

結論

調試PLL的過程需要對PLL有深入的了解，在設計階段密切關注可以避免許多問題。

審核編輯：郭婷