隨著越來越多的構建模塊被添加到射頻集成電路（RFIC）中，出現了更多的噪聲耦合源，這使得電源管理變得越來越重要。本文介紹電源噪聲如何影響RFIC的性能。以集成鎖相環（PLL）和壓控振蕩器（VCO）的正交解調器ADRF6820為例，但結果廣泛適用于其他高性能RFIC。

電源噪聲會降低線性度，因為在解調器中產生混頻產物，并降低PLL/VCO中的相位噪聲。詳細的功率評估伴隨著使用低壓差穩壓器（LDO）和開關穩壓器的推薦電源設計。

ADRF6820具有雙電源和高RF集成度，是討論的理想工具。它使用與正交解調器ADL5380類似的有源混頻器內核，使用與ADRF6720相同的PLL/VCO內核，因此所提供的信息可以應用于這些元件。此外，電源設計可應用于需要具有類似功耗的 3.3V 或 5.0V 電源的新設計。

ADRF6820正交解調器和頻率合成器（如圖1所示）非常適合下一代通信系統。這款功能豐富的器件包括一個高線性度寬帶I/Q解調器、一個集成的小數N分頻PLL和一個低相位噪聲多核VCO。它還集成了一個 2：1 RF 開關、一個可調諧 RF 巴倫、一個可編程 RF 衰減器和兩個 LDO。高度集成的 RFIC 采用 6 mm × 6 mm LFCSP 封裝。

圖1.ADRF6820簡化框圖。

電源靈敏度

受電源噪聲影響最大的模塊是混頻器內核和頻率合成器。耦合到混頻器內核的噪聲會產生不必要的產物，從而降低線性度和動態范圍。這對于正交解調器尤其重要，因為低頻混頻產物落在目標頻帶內。同樣，電源噪聲也會降低PLL/VCO的相位噪聲。不需要的混頻產物和相位噪聲下降的影響對于大多數混頻器和合成器來說很常見，但確切的衰減水平取決于芯片的架構和布局。了解這些電源靈敏度有助于實現更穩健的電源設計，從而優化性能和效率。

正交解調器靈敏度

ADRF6820采用雙平衡吉爾伯特單元有源混頻器內核，如圖2所示。雙平衡意味著LO和RF端口均由差分驅動。

圖2.吉爾伯特電池雙平衡有源混合器。

濾波器抑制高次諧波后，產生的混頻器輸出是RF和LO輸入的和和差。差分項，也稱為IF頻率，位于目標頻帶內，是所需的信號。總和項脫離帶外并被過濾。

理想情況下，只有所需的RF和LO信號提供給混頻器內核，但這種情況很少見。電源噪聲會耦合到混頻器輸入端，表現為混頻雜散。根據噪聲耦合的來源，混雜雜的相對幅度可能會有所不同。圖3顯示了采樣混頻器的輸出頻譜，以及由于電源噪聲耦合，混頻產物可能位于何處。在圖中，CW對應于耦合到電源軌的連續波或正弦信號。例如，噪聲可能是來自600 kHz或1.2 MHz開關穩壓器的時鐘噪聲。電源噪聲會導致兩個不同的問題：如果噪聲耦合到混頻器輸出，CW音將出現在輸出端，沒有頻率轉換;如果耦合發生在混頻器輸入端，CW音調將調制RF和LO信號，從而在IF±CW下產生產物。

圖3.帶電源噪聲耦合的采樣混頻器輸出頻譜。

這些混頻產物可能接近所需的IF信號，因此濾除它們變得困難，動態范圍損失是不可避免的。對于正交解調器尤其如此，因為它們的基帶很復雜并且以直流為中心。ADRF6820的解調帶寬范圍為直流至600 MHz。如果噪聲為1.2 MHz的開關穩壓器為混頻器內核供電，則在IF±1.2 MHz時將產生不需要的混頻產物。

頻率合成器靈敏度

本文末尾提供的參考資料提供了有關電源噪聲如何影響集成PLL和VCO的寶貴信息。這些原則適用于具有相同架構的其他設計，但不相同的設計需要自己的功耗評估。例如，ADRF6820的VCO電源上的集成LDO比不使用集成LDO的PLL電源具有更高的抗擾度。

ADRF6820 電源域和電流消耗

要設計電源管理解決方案，首先檢查RFIC的電源域，以確定哪些RF模塊由哪個域供電、每個域的功耗、影響功耗的操作模式以及每個域的電源抑制。使用此信息，可以收集 RFIC 的靈敏度數據。

ADRF6820的主要功能模塊各有各自的電源引腳。兩個域由 5V 電源供電。VPMX 為混頻器內核供電，VPRF 為射頻前端和輸入開關供電。其余域由 3.3V 電源供電。VPOS_DIG為集成LDO供電，該LDO輸出2.5 V為SPI接口、PLL的Σ-Δ調制器和頻率合成器的FRAC/INT分頻器供電。VPOS_PLL為PLL電路供電，包括基準輸入頻率（REFIN）、鑒頻檢波器（PFD）和電荷泵（CP）。VPOS_LO1和VPOS_LO2為LO路徑供電，包括基帶放大器和直流偏置基準。VPOS_VCO為另一個集成LDO供電，該LDO輸出2.8 V為多核VCO供電。該LDO對于最大限度地降低對電源噪聲的敏感性非常重要。

ADRF6820可在多種工作模式下進行配置。在正常工作模式下，其功耗低于 1.5 mW，LO 為 2850MHz。降低偏置電流可降低功耗和性能。增加混頻器偏置電流會使混頻器內核更加線性，并改善IIP3，但會降低噪聲系數并增加功耗。如果噪聲系數至關重要，則可以降低混頻器偏置電流，從而降低混頻器內核內的噪聲并降低功耗。同樣，輸出端的基帶放大器具有可變電流驅動能力，適用于低阻抗輸出負載。低輸出阻抗負載需要更高的電流驅動并消耗更多的功率。數據手冊提供了顯示每種工作模式功耗的表格。

測量程序和結果

電源軌上的噪聲耦合在CW和IF±CW處產生不需要的音調。為了模擬這種噪聲耦合，對每個電源引腳施加CW音，并測量所得混頻產物相對于輸入CW音的幅度。將此測量值記錄為電源抑制（以dB為單位）。電源抑制隨頻率變化，因此將CW頻率從30 kHz掃描至1 GHz以捕獲行為。目標頻帶上的電源抑制決定了是否需要濾波。PSRR 的計算公式為：

以 dB 為單位的連續 PSRR = 輸入 CW 幅度 （dBm） – 在 I/Q 輸出時測量的 CW 饋通 （dBm） （如果± CW） PSRR 以 dB 為單位 = 輸入 CW 幅度 （dBm） – 在 I/Q 輸出 （dBm） （IF + CW） 測量的 IF ± CW 饋通 （dBm） （IF + CW） 以 dBm 為單位 = （IF – CW）



dBm，因為圍繞載波調制的 CW 音具有相等的幅度

實驗室設置

圖 4 顯示了實驗室設置。將 3.3V 或 5V 直流電源應用于網絡分析儀，以產生偏移為 3.3V 或 5V 的掃描連續正弦信號。將此信號應用于 RFIC 上的每個電源軌。兩個信號發生器提供RF和LO輸入信號。在頻譜分析儀上測量輸出。

圖4.ADRF6820 PSRR測量設置。

測量程序

不需要的混頻產物的幅度取決于芯片的電源抑制，以及去耦電容在評估板上的大小和位置。圖5顯示了在電源引腳上出現0 dB正弦信號的情況下，輸出端（IF + CW）音調的幅度。在沒有去耦電容的情況下，不需要的音調的幅度在–70 dBc和–80 dBc之間。數據手冊建議在電路板頂部與器件相鄰使用100 pF電容，背面使用0.1 μF電容。這些外部去耦電容的諧振如圖所示。16 MHz時的躍遷是由于0.1 μF電容與1 nH寄生電感的諧振。356 MHz 時的躍遷是由于 100pF 電容器的諧振與兩個電容器的 2 nH 寄生電感引起的。500 MHz 時的躍遷是由于 100pF 電容器與 1nH 寄生電感的諧振。

圖5.去耦電容諧振對中頻±CW的影響

結果

在基帶輸出端測量電源軌上的干擾信號（CW）和調制信號（IF± CW）的幅度。被測電源軌引入噪聲，而其他電源保持清潔。圖6顯示了在電源引腳上注入0 dB正弦信號并從30 kHz掃描至1 GHz時（IF± CW）音調的幅度。 圖7顯示了從CW音到基帶輸出的饋通。

圖6.（如果±CW）音調的PSRR

圖7.CW 音調的 PSRR。

分析

這些圖提供了有關每個電源引腳的電源靈敏度的寶貴數據。VPOS_PLL具有最差的電源抑制，因此是最敏感的電源節點。該電源引腳為PLL電路供電，包括基準輸入頻率、鑒頻檢波器和電荷泵。這些靈敏的功能塊決定了LO信號的精度和相位性能，因此耦合在它們上的任何噪聲都會直接傳播到輸出端。

在同樣的推理下，可以說VCO電源也是一個關鍵節點。圖顯示，VPOS_VCO的拒絕率比VPOS_PLL好得多。這是實際為VCO供電的內部LDO的結果。LDO將VCO與外部引腳上的噪聲隔離開來，并為其提供固定噪聲頻譜密度。PLL電源沒有LDO，使其成為最敏感的電源軌。因此，將其與潛在的噪聲耦合隔離對于最佳性能至關重要。

PLL環路濾波器衰減高CW頻率，因此VPOS_PLL的靈敏度在低頻時較差，并且隨著頻率從30 kHz掃描到1 GHz而緩慢提高。在較高頻率下，干擾音的幅度會衰減，注入PLL的功率電平要低得多。因此，VPOS_PLL顯示出比其他電源域更好的高頻電源抑制。環路濾波器組件配置為20 kHz，如圖8所示。

電源軌（從最敏感到最不敏感）為：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和 VPRF。

圖8.PLL 環路濾波器配置為 20kHz 環路帶寬。

電源設計

在充分了解ADRF6820在各種模式下的最大功耗以及每個電源域的靈敏度后，設計了使用開關穩壓器和LDO的電源管理解決方案，以確定兩種電源解決方案的可行性。首先，ADRF6電源軌的5 V電源調節至3 V和3.6820 V。圖 9 顯示了用于 VPMX 和 VPRF 的 5V 電源的電源設計。ADP7104 CMOS LDO可提供高達500 mA的負載電流。ADP2370低靜態電流降壓開關穩壓器的工作頻率為1.2 MHz或600 kHz。在開關穩壓器輸出端增加了額外的濾波功能，以衰減開關噪聲。ADP2370可提供高達800 mA的負載電流。ADRF6820的5 V電源軌可由ADP7104或ADP2370供電。對每個電源引腳施加額外的去耦和濾波。

圖9.5V 電源設計。

圖10顯示了3.3 V電源設計。源電壓仍為6.0 V，但額外的LDO將源電壓降至中間電壓，然后再進一步調節至3.3 V。需要額外的級來降低功率損耗，因為直接調節至6.3 V的3 V電源將以55%的最大效率運行。開關穩壓器路徑不需要中間級，因為其脈寬調制（PWM）架構可將功率損耗降至最低。

3.3V 設計允許進行更多實驗。除了通過 LDO 或開關穩壓器為 3.3V 電源軌供電外，VPOS_PLL軌還具有額外的 LDO 選項，VPOS_DIG軌具有可選的隔離 LDO。由于PLL電源最敏感，因此嘗試了三種電源解決方案，每種解決方案具有不同的輸出噪聲：具有151 μV rms輸出噪聲的3.3 V超低噪聲CMOS LDOADP9;ADP7104 3.3 V低噪聲CMOS LDO，輸出噪聲為15 μV rms;以及ADP2370 3.3 V降壓穩壓器。我們希望確定仍能保持所需相位噪聲性能的最高電源噪聲水平。最高性能、最低噪聲的LDO是絕對必要的嗎？

ADP121 3.3 V低噪聲CMOS LDO也在VPOS_DIG電源軌上進行了試驗，以確定數字噪聲是否會影響性能。由于SPI接口接通，數字電源軌往往比模擬電源噪聲更大。我們想要確定數字3.3 V電源是否需要自己的LDO，或者是否可以直接耦合到模擬電源。ADP121被選為低成本解決方案。

圖 10.3.3V 電源設計。

結論和電源設計建議

對于最敏感的電源軌VPOS_PLL，低成本ADP151 LDO可實現與高性能、低噪聲LDOADP7104相同的相位噪聲，如圖11所示。但是，使用ADP2370開關穩壓器時性能會下降，如圖12所示。噪聲駝峰是由開關穩壓器引起的，可以在其輸出端看到，如圖13所示。因此，VPOS_PLL可以承受高達15 μV rms的噪聲，且積分相位噪聲不會降低，但開關穩壓器不能用于為該引腳供電。使用更高性能、更低噪聲的LDO不會帶來任何好處。

圖 11.采用ADP151和ADP7104的積分相位噪聲。

圖 12.采用ADP151和ADP2370的積分相位噪聲。

當開關穩壓器或LDO為剩余電源軌供電時，可以保持良好的相位噪聲性能，如圖14所示。5V 電源引腳 VMPX 和 VPRF 均可連接在一起，并使用單電源供電。3.3V 電源引腳（VPOS_LO1、VPOS_LO2和VPOS_VCO）也可以連接在一起，并由單個電源供電。VPOS_DIG不需要獨立的LDO，可以連接到模擬3.3 V電源。

圖 13.ADP2370的輸出頻譜。

圖 14.切換器與LDO噪聲系數

采用6 V源電壓時，推薦的電源設計（如圖15所示）包括7104.5 VADP0和7104.3 V LDO。該解決方案僅使用LDO，因為源電壓接近所需的電源電壓。功率效率是可以接受的，因此不需要增加濾波元件和開關穩壓器的成本。

對于12 V電源，推薦的電源設計（如圖16所示）包括兩個開關穩壓器和一個LDO。源電壓遠大于所需的電源電壓，因此開關穩壓器用于提高電源效率。除靈敏VPOS_PLL電源外，所有電源引腳均可來自開關穩壓器。ADP7104或ADP151可用于VPOS_PLL。

圖 15.適用于 6V 源電壓的推薦電源配置。

圖 16.針對 12V 源電壓的推薦電源設計。

審核編輯：郭婷