前言：

楊帥鍋：因為個人能力，時間，研究方向有限，所以后續我會邀請一些技術大佬來發技術類文章，這樣就可以更加豐富公眾號的內容。

上一次我們聊到COT的穩定性問題，需要從輸出電壓紋波出發。根據上一篇文章的說明，輸出電壓紋波的成分由ESR引起的阻性紋波、輸出電容充放電引起的容性紋波，以及ESL引起感性紋波。可以看出阻性紋波和電感電流同相位，而容性紋波則滯后于電感電流90度，ESL會在開關切換的時刻引起小尖鋒。第一篇可見：《COT控制模式簡述part1》

CCM：

在大多數的低壓應用場合中，據有較大ESR的鋁電解電容幾乎被拋棄使用。固態電解電容、MLCC以及松下推出的SP-Cap、POSCAP、OS-CON系列在低壓大電流的場合被廣泛使用。SP-Cap系列據有非常高容值，低ESR、低ESL的特性，使得它在CPU、GPU的VRM應用上非常廣泛。

圖4 Pansonic 低壓電容系列對比（引用自https://industrial.panasonic.com/）

輸出電壓紋波主要由ESR引起的紋波構成，當ESR較低時，輸出電容充放電的容性紋波就會占主導地位，而其相位滯后了90度，引起了整個大信號控制系統的變化。

在Ton開通階段，電感和輸出電容一起為負載提供能量，容性紋波是正弦趨勢下降的，當電感電流等于輸出電流時，容性紋波降到了谷底。而阻性紋波卻一直線性上升。當ESR非常小的時候，容性紋波就會把阻性紋波“淹沒”，疊加后的紋波此時仍然會低于vref，這就造成了在Toff_min時間結束后會立馬再開啟一個Ton時間的脈沖，甚至是多個Ton時間的脈沖。

相反的，在電感電流下降時刻，電感電流給電容和負載提供能量，容性紋波會一直上升，當電感電流等于輸出電流時，容性紋波達到了峰值，之后容性紋波才會下降，而阻性紋波在電感電流下降時刻就開始下降了，當ESR非常小的時候，容性紋波就會把阻性紋波“淹沒”，它延遲了vfb降低到vref的時間。另一方面，由于開通階段提供的多個脈沖能量已經使得電感電流的峰值比較高，需要更多的時間恢復到起始值。

什么條件下才能使得阻性紋波不被容性紋波淹沒呢？我們可以使用圖解法，仔細觀察，如果在Ton開通的時刻，阻性紋波的上升斜率大與容性紋波的下降斜率就可以保證阻性紋波可以一直大與容性紋波，這就是臨界穩定條件。

阻性紋波為

當然，比較器的傳播延遲以及到驅動的延遲需要被考慮在內，假設這部分延遲時間為,則臨界條件定義為

DCM:

COT控制模式下的DCM是天然穩定的。我們這里可以參考知乎大佬Bknight的專欄文章(文章鏈接：https://zhuanlan.zhihu.com/p/22194390)，盡管我看的不是很明白，但卻受到了一定的啟發。

圖6DCM模式穩定性

當Buck處在CCM時，電感電流紋波率r一般為0.2~0.4之間；當Buck處在BCM時，電感電流紋波率r=2;當Buck處在DCM模式，電感電流紋波率r>2。這意味著，DCM下電感電流峰值一定會大于2倍的輸出電流。

假設ESR=0, 在t1時間段里，電感和輸出電容在同時為負載提供能量，電容處在放電狀態，t1時間段結束，容性紋波vc達到谷值；在t2時間段內，電感電流等于2倍輸出電流時，容性紋波又會恢復到參考電壓vref，當t2時間段結束時，容性紋波vc必然大于參考電壓vref（顯而易見，s1和s2分別代表t1和t2時間段的電荷，根據相似三角形原理，S2一定大于S1，t2結束時刻，根據電荷和電壓的關系式，電容必然處在積累電荷狀態）。

同樣地，可以證明t3時間段積累的電荷一定大于t4時間段釋放的電荷。這也就說，（t2+t3）積累的電荷大于（t1+t4）釋放的電荷，因此在t4時刻之后，容性紋波vc都一定是大于參考電壓vref的。

那么是否會出現和CCM同樣的多脈沖振蕩呢？答案是不會，根據上面的假設，容性紋波在t2時間段結束的時刻（也即是，Ton結束時刻），會一直保持大于參考電壓vref，即使Toff_min很小也不會觸發錯誤邏輯。t3、t4時間段是同樣的道理。

說了這么多，我們也是從邏輯思維上出發證明DCM是天然穩定的。不過不用擔心，IEEE的大佬們已經給出了嚴格的數學證明，詳見參考文獻The Stability Modeling ofRipple-Based Constant OnTime Control Schemes Used in the Converters Operatingin DCM。

盡管我們知道DCM下是天然穩定的，但畢竟CCM才是提供更多電流的工作狀態，因此怎么樣才能解決穩定性和輸出紋波之間的矛盾呢？下一期，我們聊聊紋波注入方法。

未完，后續待更新。