交錯多個模數轉換器（ADC）通常是為了提高轉換器的有效采樣速率，特別是當沒有或只有少數現成的ADC可以滿足此類應用所需的采樣、線性度和交流要求時。然而，時間交錯數據轉換器并非易事，因為即使使用完全線性的元件，增益/失調失配和時序誤差也會導致輸出頻譜中出現不希望的雜散。以下文章提供了有關時間交錯模數轉換器的理論方法以及設計人員在構建時間交錯系統時通常遇到的障礙類型（以及如何補償這些障礙）的寶貴見解。

當今數據采集系統的快速變化正在推動半導體數據轉換器制造商提供更高水平的分辨率、時鐘速度和動態性能。由于這些要求并不總是通過單個芯片來滿足，因此它們需要系統設計人員的創造力。

對現有的一組高速ADC進行時間交錯可以使系統的采樣速度成倍增加，但在更高的采樣速度下，這將成為一件棘手而復雜的苦差事。以下討論有助于深入了解這種技術，涵蓋此類設計的積極和消極方面，并為高速數據采集系統中多個ADC的成功交錯提供了有價值的理論。

什么是時間交錯？

對于超高速應用，時間交錯通過并行操作兩個或多個數據轉換器來提高系統的整體采樣速度。這聽起來合理而直接，但實際上需要付出更多的努力，而不僅僅是并聯兩個ADC。在詳細討論這種安排之前，請比較時間交錯系統的采樣速率與單個轉換器的采樣速率。根據經驗，并行操作N個ADC會使系統的采樣速率提高約N倍。因此，承載N ADC的交錯系統的采樣（時鐘）頻率1;可以描述如下：

圖1中的簡化框圖顯示了一個單通道、時間交錯式DAQ系統，其中兩個ADC使系統的采樣速率加倍。這個比率（fSYSTEM_CLK） 是速率為 f 的兩倍的時鐘信號CLK1= fCLK2.因為 fCLK1相對于 f 延遲CLK2到 f 的周期SYSTEM_CLK，兩個ADC交替對模擬輸入信號進行采樣，產生等于fSYSTEM_CLK.每個轉換器的工作采樣頻率只有采樣頻率的一半。

圖1.該簡化框圖描述了一個用于高速數據采集的兩步、時間交錯式ADC系統。

時間交錯如何工作？

典型的時間交錯系統可以通過分析N位兩步閃存轉換器的操作來解釋。時鐘速度大于幾百兆赫茲的ADC通常具有多步2時間交錯架構，而不是單步直接轉換（純閃存）架構（有關閃存轉換的討論，請參閱附錄）。

為了提高比較器已經以最大速度運行的ADC的采樣速率，必須擴展上（粗）和下（細）量化器模塊的數量。這可以通過實施一個 N 位粗 ADC 和兩個時間交錯的 N 位精細 ADC 來實現（圖 2）。粗量化器 CQ 確定數字輸出的上位 （MSB），精細量化器 FQ1 和 FQ2 設置數字輸出的下位 （LSB）。

圖2.時間交錯兩步閃光燈轉換器的原理。

CQ和FQ1模塊在第一個采樣步驟中都連接到輸入端子，但當時只有粗量化器采樣和數字化。在第二步中，FQ1 和 FQ2 使用來自粗量化器的信息來生成參考水平，使它們能夠執行精細量化。LSB在采樣和使用粗量化器執行轉換期間進行數字化，并在第二次采樣時發生交錯。

當第一個采樣和轉換過程完成后，輸入由CQ和FQ2進行采樣和數字化。FQ2 正在處理第二個樣本，而 CQ 正在處理第三次采樣。第二個樣品量化完成后，第三個樣品由FQ1轉換。粗量化器始終進行采樣和轉換，但精細量化器（FQ1 和 FQ2）以交替的周期進行采樣和數字化。一遍又一遍地重復，此過程大約使兩步ADC系統的整體采樣速度翻倍。

時間交錯時應考慮什么？

突破交錯式ADC的工作極限可能非常有吸引力，但在將該方法轉化為成功的實驗之前，必須考慮各種限制和考慮因素。

帶寬限制：

要求更高采樣速度的應用通常處理更高頻率的輸入音，因此輸入帶寬為采樣速度一半的數據轉換器不適合交錯。幸運的是，大多數高速數據轉換器都包括采樣/保持（T/H）放大器，其全功率和小信號帶寬明顯高于奈奎斯特（f樣本/2）標準。

失調和增益誤差：

不同ADC中失調和增益的通道間匹配不會進行修整，因此ADC之間的增益和失調失配是時間交錯系統中值得關注的參數。如果一個ADC顯示失調，另一個ADC顯示增益誤差，則數字化信號不僅表示原始輸入信號，還表示數字域中的不需要的錯誤。失調差異會導致數字化信號中的信號相移，增益失配表現為信號幅度的差異。因此，對于交錯設計，應選擇具有集成增益和失調校正功能的ADC，或包括允許校正這些失配的外部電路。

非線性：

積分非線性（INL）被描述為實際傳遞函數與直線的偏差，以LSB或滿量程范圍的百分比（%FSR）為單位。對于單個ADC，±1LSB的INL誤差很常見，但在交錯系統中，這種誤差很容易加倍，導致輸出代碼誤差類似于上述失調和增益問題。非線性的出現會給系統帶來失真，從而降低動態參數，如信噪比和失真比（SINAD）和有效位數（ENOB）。

時鐘相位抖動和噪聲：

用作系統時鐘的信號應具有盡可能低的相位噪聲。

采用二分頻配置的 D 型觸發器可降低對精確 50% 占空比的嚴格要求。應選擇與信號源的頻率范圍、幅度和壓擺率相稱的時鐘電路。數字化信號的低壓擺率放寬了時鐘的抖動要求。但是，如果此壓擺率較大，則必須將時鐘抖動降至最低。對于滿量程幅度正弦輸入信號，僅由時鐘抖動引起的最大建議信噪比 （SNR） 為

上述大多數誤差都可以通過時域校準程序、仔細的電路設計和布局、合適的數據轉換器選擇和數字后處理來克服。不幸的是，這種方法很復雜，需要額外的成本、冗長的校準和數學分析。

應用

通過評估和分析實際電路的性能，我們可以確認這里提出的理論方法。例如，圖3所示的測試設置基于使用兩塊MAX1444評估板3來自模擬。MAX1444提供Analog新型40位+10.3V單電源高速數據轉換器系列中最低速度等級（3Msps）。由于兩個現成的測試板極不可能精確匹配，因此在將信號源（時鐘和模擬輸入信號發生器）連接到電路板時要小心：

模擬和時鐘輸入必須按照評估套件的規定進行阻抗匹配。

為避免進一步不匹配，從信號源到電路板的電纜長度必須相同。

端接電阻應緊密匹配以避免反射。

時鐘和模擬輸入信號源發生器必須鎖相才能正常工作。

圖3.可以設置測試兩個MAX1444評估板是否適合用于時間交錯系統。

附錄

閃光轉換

基于直接變頻或閃存架構的ADC速度極快，可直接執行多位轉換。然而，為了管理所需的大量比較器和基準電壓，需要密集的模擬設計。具有N位分辨率的純閃存轉換器具有2N-1個并聯的比較器。這些比較器的基準電壓由電阻網絡設置，間隔為1LSB = V司 司長/2N分開，其中 V司 司長表示轉換器的滿量程輸入范圍及其分辨率。

輸入電壓的變化通常會在多個比較器輸出中產生狀態變化。這些輸出變化組合在一個編碼器邏輯單元 （2N-1-to-N 編碼器），從轉換器產生并行 N 位輸出。盡管閃存轉換器是最快的類型，但它們的分辨率4通常受芯片尺寸、輸入電容和大量內部高速比較器引入的功耗的限制。此外，閃存轉換器的重復結構要求并聯比較器部分之間精確匹配，因為任何不匹配都可能導致靜態誤差（例如，輸入失調電壓增加）。

閃存ADC也容易產生零星和不穩定的輸出，稱為“閃光碼”。閃光碼有兩個主要來源：亞穩態在 2N-1 個比較器和“溫度計代碼氣泡”。不匹配的比較器延遲可能會將邏輯 1 變為 0（反之亦然），導致在其他正常溫度計代碼中出現“氣泡”。由于ADC的編碼器單元無法檢測到此錯誤，因此它會生成一個亂序代碼，顯示為“閃光”輸出。然而，大多數新的數據轉換器設計通過支持比較器陣列和帶有附加鎖存器的編碼邏輯來最大限度地減少或完全消除這些問題。

審核編輯：郭婷