全局時鐘管腳

7系列FPGA是基于28nm工藝制程。在7系列FPGA中，每個輸入/輸出區域（I/O Bank）包含50個輸入/輸出管腳，其中有4對（8個）全局時鐘管腳，稱之為CCIO（Clock-capable IO）。每對CCIO包含一個P端和一個N端，用于構成差分IO，從而使得輸入時鐘支持差分時鐘。如果外部時鐘是單端時鐘，則需要連接到CCIO的P端。

此時，相應的N端只能用作通用IO，而不能再當作另一個全局單端時鐘管腳。在這4對CCIO中，有2對MRCC（Multi-regionClock-capable），2對SRCC（Single-region Clock-capable）。當它們未被當作時鐘管腳使用時，可用作通用IO。

時鐘緩沖器

7系列FPGA中的時鐘緩沖器分為全局時鐘緩沖器（GlobalClock Buffer）和區域時鐘緩沖器（Regional Clock Buffer）。全局時鐘緩沖器是指由BUFGCTRL配置成的BUFG、BUFGCE、BUFGMUX和BUFGMUX_CTRL。7系列FPGA有32個全局時鐘緩沖器。這32個全局時鐘緩沖器位于全局時鐘列，不屬于任何時鐘區域（ClockRegion）。

其中有16個位于全局時鐘列的上側，另外16個位于全局時鐘列的下側，如下圖所示。圖中XmYn是時鐘區域坐標，每個時鐘區域的高度為50個CLB（Configurable Logic Block），寬度為整個芯片寬度的一半。同時，還可以看到全局時鐘列位于芯片的中心位置，垂直時鐘布線資源也位于此。水平時鐘布線資源則位于每個時鐘區域水平方向的中心位置。

之所以稱之為全局時鐘緩沖器是因為它們輸出的時鐘可經全局時鐘樹（GlobalClock Tree）到達FPGA內部邏輯以及輸入/輸出邏輯（指ILOGIC和OLOGIC，位于輸入/輸出區域）的時鐘端口，而其輸入時鐘可來自于與之同側的MRCC、SRCC、CMT（時鐘管理帶，Clock Management Tile，一個CMT包含一個MMCM和一個PLL）、BUFG或高速收發器的輸出時鐘RXOUTCLK/TCOUTCLK，如下圖所示。

區域緩沖器也稱之為局部緩沖器，包括BUFH、BUFIO、BUFR和BUFMR。之所以稱之為區域緩沖器是因為它們輸出的時鐘經區域時鐘樹（RegionalClock Tree）之后可到達特定區域內的邏輯的時鐘端口。區域緩沖器隸屬于時鐘區域。每個時鐘區域包括12個BUFH、4個BUFIO、4個BUFR和2個BUFMR，如下圖所示。



BUFH的輸入時鐘可來自于與之同一時鐘區域或相鄰水平時鐘區域內的MRCC、SRCC、CMT、BUFG或高速收發器的輸出時鐘RXOUTCLK/TCOUTCLK。

BUFH的輸出可連接到CMT的時鐘端口或本時鐘區域內BUFG可到達的時鐘端口，如下圖所示。相比于BUFG，BUFH具有更低的功耗，同時輸出時鐘抖動更小。此外，BUFH還可配置為帶時鐘使能的BUFHCE，從而實現門控時鐘功能。



BUFIO和BUFR的輸入時鐘均可來自于與之同一時鐘區域內的MRCC、SRCC、MMCM的輸出時鐘CLKOUT0~CLKOUT3、MMCM的輸出反饋時鐘CLKFBOUT或BUFMR。

BUFIO的輸出時鐘只能驅動ILOGIC和OLOGIC。BUFR的輸出時鐘可驅動CMT或與之同一時鐘區域內的邏輯資源，包括ILOGIC和OLOGIC，如下圖所示。此外，BUFR還具備分頻功能，可支持的分頻因子為1~8（包含1和8）的整數。



應用案例

我們看一個應用案例。在源同步設計中，我們可能用到ISERDES/OSERDES。這兩個模塊都有CLK/CLKDIV。其中CLKDIV由CLK分頻得到。

由于二者均在IOB里，所以可以用BUFIO驅動時鐘CLK，借助BUFR的分頻功能生成CLKDIV。如果ISERDES/OSERDES在多個IOB內，那么就需要BUFMR，因為BUFR只能驅動所在Bank的資源，如下圖所示。時鐘由MRCC管腳進入，連接BUFMR。

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審核編輯：劉清