在FPGA設計中怎么應用ChatGPT？

科技即生產力，最近，OpenAI 發布了 ChatGPT，在各大論壇和許多網站上受到了廣泛關注，ChatGPT是由 OpenAI 提出的大型預訓練語言模型，使用了許多深度學習技術，可以生成文本內容，也可以進行文本分類、問答等任務。這么強大的功能，自然會有很多人想著測試它的能力，讓它設計生成一些“代碼”或者“文章”來了解他的能力，而我注意到很少有人用 Verilog 去試試他的能力，所以今天我們去試一試，最后再看看它未來能為FPGA領域帶來什么。

ChatGPT簡介（來自https://openai.com/blog/chatgpt/）

FPGA工程師在“軟件”方面能力基本都是比較欠缺的，比如一些腳本等，在這方面ChatGPT能否幫助我們彌補這些能力的缺失？

首先我們先簡單測試一下GPT的HDL編碼能力

Verilog寫一個流水燈程序

下面是GPT給的例程：

GPT BEGIN

以下是一個簡單的流水燈程序：

moduleshift_register(
inputclk,
inputreset,
outputreg[7:0]led
);

reg[7:0]shift_reg;

initialbegin
shift_reg=8'h01;
end

always@(posedgeclk)begin
if(reset)begin
shift_reg<=?8'h01;
????end?else?begin
????????shift_reg?<=?{shift_reg[6:0],?shift_reg[7]};
????end
end

assign?led?=?shift_reg;

endmodule

該模塊包含一個8位移位寄存器，通過時鐘來推進并且每個周期將寄存器向左移動一位。模塊還包含一個復位信號，當復位信號為高時，寄存器將重新置為初始狀態，并從第二個LED燈開始閃爍。最后，將移位寄存器的輸出分配給LED燈。

GPT END

上面就是GPT生成的代碼，效果很好，基本功能實現，但是上面代碼不能綜合，有點小BUG，比較簡單，大家自己可以試著看看有什么問題。

接下來我們測試一個復雜的代碼：

用Verilog寫一個HDB3編碼模塊和解碼模塊

GPT BEGIN

以下是一個簡單的Verilog代碼實現HDB3編碼器和解碼器。代碼假定輸入信號是一個序列，而不是一個單獨的位。

modulehdb3_encoder(inputclk,inputrst,input[7:0]data_in,outputreg[7:0]tx_out);

reg[3:0]polarity;
reg[3:0]zero_count;

always@(posedgeclk)begin
if(rst)begin
tx_out<=?8'b00000000;
????????polarity?<=?4'b0000;
????????zero_count?<=?4'b0000;
????end?else?begin
????????if?(data_in?==?8'b00000000)?begin
????????????zero_count?<=?zero_count?+?1;
????????????if?(zero_count?==?4)?begin
????????????????if?(polarity?==?4'b0011)?begin??//?Positive?pulse
????????????????????tx_out?<=?8'b00000010;
????????????????????polarity?<=?4'b1100;
????????????????end?else?begin??//?Negative?pulse
????????????????????tx_out?<=?8'b00000001;
????????????????????polarity?<=?4'b0011;
????????????????end
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????tx_out?<=?8'b00000000;
????????????end
????????end?else?begin
????????????if?(data_in[7]?==?1)?begin??//?Ones?count?as?positive
????????????????if?(polarity?==?4'b1100)?begin??//?Positive?pulse
????????????????????tx_out?<=?8'b00000010;
????????????????????polarity?<=?4'b0011;
????????????????end?else?begin??//?No?pulse
????????????????????tx_out?<=?data_in;
????????????????????polarity?<=?polarity?+?1;
????????????????end
????????????????zero_count?<=?0;
????????????end?else?begin??//?Zeros?alternate
????????????????if?(polarity?==?4'b0011)?begin??//?Negative?pulse
????????????????????tx_out?<=?8'b00000001;
????????????????????polarity?<=?4'b1100;
????????????????end?else?begin??//?No?pulse
????????????????????tx_out?<=?data_in;
????????????????????polarity?<=?polarity?+?1;
????????????????end
????????????????zero_count?<=?0;
????????????end
????????end
????end
end

endmodule


module?hdb3_decoder(
input?clk,
input?rst,
input?[7:0]?rx_in,
output?reg?[7:0]?data_out,
output?reg?valid
);

reg?[3:0]?polarity;
reg?[3:0]?zero_count;

always?@(posedge?clk)?begin
????if?(rst)?begin
????????data_out?<=?8'b00000000;
????????polarity?<=?4'b0000;
????????zero_count?<=?4'b0000;
????????valid?<=?0;
????end?else?begin
????????if?(rx_in?==?8'b00000000)?begin
????????????zero_count?<=?zero_count?+?1;
????????????if?(zero_count?==?4)?begin
????????????????if?(polarity?==?4'b0011)?begin??//?Positive?pulse
????????????????????data_out?<=?8'b00000000;
????????????????????valid?<=?1;
????????????????end?else?if?(polarity?==?4'b1100)?begin??//?Negative?pulse
????????????????????data_out?<=?8'b00000000;
????????????????????valid?<=?1;
????????????????end
????????????????polarity?<=?4'b0000;
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?0;
????????????end
????????end?else?begin
????????????if?(rx_in?==?8'b00000010)?begin??//?Positive?pulse
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?1;
????????????????polarity?<=?4'b0011;
????????????????zero_count?<=?0;
????????????end?else?if?(rx_in?==?8'b00000001)?begin??//?Negative?pulse
????????????????data_out?<=?8'b00000000;
????????????????valid?<=?1;
????????????????polarity?<=?4'b1100;
????????????????zero_count?<=?0;
????????????end?else?begin
????????????????data_out?<=?rx_in;
????????????????polarity?<=?polarity?+?1;
????????????????if?(polarity?==?4'b1111)
????????????????????polarity?<=?4'b0000;
????????????????zero_count?<=?0;
????????????????valid?<=?1;
????????????end
????????end
????end
end

endmodule

GPT END

對于剛接觸這個行業的人，上面的代碼足夠給初學者提供一個代碼思路，順著這個思路進行修改理解，很快就可以實現一個復雜一點的Verilog代碼。

我們在使用Vivado時候，TCL也是一個重要的腳本語言，需要我們熟練掌握，首先我們讓GPT給我們出一個無GUI創建工程的示例：

GPT BEGIN

Vivado無GUI的TCL工程腳本

以下是一個簡單的Vivado無GUI的TCL工程腳本示例：

#設置工程名和工作目錄
setproject_name"my_project"
setproject_dir"/path/to/project/dir"

#創建工程
create_project$project_name$project_dir-partxcku115-flvb2104-2-e-force

#添加源文件
add_files-norecurse/path/to/source/file1.v
add_files-norecurse/path/to/source/file2.v

#設置仿真模塊
set_propertysimulator_languageVerilog[current_project]
set_propertytop_modulemy_top_module[current_fileset]

#運行綜合
synth_design

#運行實現
implement_design

#導出比特文件
write_bitstream-force/path/to/bitstream_file.bit

這只是一個基本示例，實際的腳本可能需要更多的命令和參數來完成所需的操作。您可以參考Vivado的TCL命令參考手冊來學習更多使用方式。

GPT END

基本命令都是有的，每一個命令的中文注釋都有，真的方便極了。

此外，還嘗試了寫小作文，爬蟲等都是可以完成一個完整度較高的答案。

總的來說，ChatGPT 給我留下了深刻的印象，因為它可以生成和迭代代碼，就像正在與辦公室里的另一位工程師交談一樣。不過它的功能也有限。也就是說，它可以在幾分鐘內提供一個很好的開發起點和一個可行的框架。

由于GPT的中文訓練量遠遠不及英文的，所以在這方面會有一些欠缺，隨著發展的越來越快，以下是本人覺得的發展方向：

首先，ChatGPT可以作為一個問答機器人，對設計人員的問題進行回答。設計人員可以向ChatGPT提問關于FPGA的問題，比如FPGA的官方文檔、產品手冊、參考設計、IP核等內容，ChatGPT會根據用戶提問的問題提供最佳答案，同時在一些FPGA大廠進行訓練后的情景肯定完美。這對于剛剛接觸FPGA的設計人員來說，肯定是一個非常好的學習工具。

其次，ChatGPT可以協助設計人員進行設計驗證和測試。在設計過程中，由于各種器件互相影響，可能會出現很多問題，如電性能等。ChatGPT可以根據設計人員的需求，給出適當的方法和步驟，以協助驗證功能、測試性能和診斷問題。此功能可以幫助設計人員提高設計質量、加快設計速度，并避免出現故障。

第三，ChatGPT可以協助設計人員優化設計流程。設計FPGA需要計算資源和時間，設計人員需要花費大量時間來優化設計，例如電路拓撲、時序約束等。ChatGPT可以根據經驗、文獻和實踐，為設計人員提供優化建議，幫助提高設計效率和質量。

最后，ChatGPT還可以協助設計人員進行調試和維護工作。FPGA設計一旦完成，像其他電路一樣，也需要進行維護和調試工作，比如在更新版本或漏洞修復時。ChatGPT可以為設計人員提供有關這些方面的幫助，從而使他們更好地處理問題。

（上面的回答都是GPT幫我想的....）

對于我們個人來說，其實用GPT作為自己的個人助手，平時用來記一些筆記、知識點，都是很完美的“容器”。

總之，ChatGPT作為一款人工智能聊天工具，將來能夠為FPGA設計人員提供許多便利。回答問題、協助設計驗證和測試、優化設計流程、協助調試和維護。這一切都可以幫助設計人員提高設計質量和效率，節省時間和成本。

審核編輯：湯梓紅