FPD Link 器件廣泛的應用于汽車影音娛樂以及ADAS系統中高清視頻數據的傳輸。本文主要總結了FPD Link 串行、解串芯片的主要功能模塊的基本工作原理以及其在鏈路中的作用，便于工程師們快速理解和應用FPD Link系列產品。

1. FPD Link系統架構

在車載影音娛樂和ADAS系統中，由于汽車空間結構的分配與限制，處理視頻數據的SoC 與顯示面板并不是布置在一起，獲取圖像的傳感器與ECU也不在一起，這就需要把SoC 或者圖像傳感器輸出的數據通過線束傳遞到顯示面板或者ECU中，如Figure 1所示。視頻數據一般都是RGB/HDMI/OLDI/DSI/CSI等并行的高速數據，如果將這些高速并行數據不經串化處理而直接傳輸，要求接插件的針數較多，尺寸較大，同時線束的重量、數量和成本都會比較大，線束的安裝布局也會比較困難；同時，多條并行數據之間、數據與時鐘之間的傳輸相位可能會出現明顯的偏移，給系統帶來傳輸誤碼；由于并行數據數量眾多（有的多至30多位）且是單端信號，因此EMC設計難度也會大大增加；而且，并行數據只能單向傳輸，如果要實現系統的雙向通信需要額外的反向傳輸通道。

Figure 1. FPD Link典型應用框圖

TI 在業界率先提出了串行、解串器（FPD Link）的方案，通過把發送端的多條并行數據（包括視頻和控制、語音等數據）轉換成單條的串行數據，在接收端再把串行的數據轉換恢復成顯示面板或者SoC能接收的并行視頻格式和低速控制信號， 如Figure 2所示，使上文中提到的所有問題都得以解決。

Figure 2. FPD Link信號結構

TI FPD Link除了能夠完成視頻數據的傳輸，它還有其他一些特點：

POC (Power Over Cable)

由于視頻數據經過了scramble 編碼，空出了低頻頻段，系統可以利用視頻傳輸線束的直流頻段，向遠端的攝像頭供電，簡化ADAS 系統遠端攝像頭的供電設計。

雙向控制信號傳輸

類似于POC 的原理，FPD Link 器件可以利用視頻傳輸中的空閑時隙，雙向傳送控制信號，實現諸如遠端器件的寄存器訪問、軟件配置、顯示器背光控制、觸屏中斷以及位置信息的上傳等。

集成信號調理技術

在部分應用場景中視頻源與接收端距離比較遠，線束較長，信號幅度衰減較大。解串器中都集成了高速信號調理技術（Signal Conditioner）， 如 Adaptive Equalizer, CDR 等模塊，用于延長視頻的傳輸距離。

支持多種視頻線束

TI FPD Link 支持高速差分線束（HSD）和銅軸（Coax）電纜。靈活的視頻線束選擇，使FPD Link 適用于多種應用場景， 參見Figure 3。

Figure 3. FPD Link支持多種線束

2. FPD Link 串行芯片架構介紹

在視頻數據的發送端是FPD Link 串行器（TX）。串行器主要包括了視頻接口、格式編碼器、串行器、時鐘電路、控制電路以及反向通道恢復電路，框圖如Figure 4。

Figure 4. FPD Link串行器典型的應用框圖

2.1 視頻接口

常見的視頻接口有RGB、 OLDI、 HMDI、 DSI、 CSI、DP 等。一般一顆串行芯片只能支持一種視頻接口，設計者需要根據SoC（IVI）或者Sensor/ISP(ADAS)提供的視頻接口選擇合適的串行芯片。Figure 4為DS90UB953-Q1的內部框圖，視頻接口為CSI-2，數據率為1.6Gbps/Lane, 一個CSI-2接口提供總共6.4Gbps的數據吞吐率，只要視頻數據率低于這個最大吞吐率就可以被傳輸。

2.2 視頻編碼成幀

如下Figure 5為DS90UB953-Q1的輸出幀格式。

Figure 5. DS90UB953-Q1前向通道幀結構

紅藍綠數據是真正的視頻數據，灰色是GPIO/I2C/Audio/INT 信息，白色以及黃色是同步和DC balance 位。不同的FPD Link產品的這個字符串長度會有差異，91x產品為14bit, 933 是28bit, 935/953為40bit， 94x 為35bit。前向通道的數據速率不僅和幀長相關，也和視頻數據的PCLK相關。以933為例：對于12-bit mode，把每三個像素的數據分發入兩幀，每幀數據為28bits，所以線束中的數據率line rate = ?PCLK × (2/3) × 28，如果取?PCLK = 100 MHz， line rate = (100 MHz) ×(2/3) × 28 = 1.87 Gbps；對于10-bit mode，把每兩個像素分入同一幀中，每幀數據為28bits，則line rate = ?PCLK/2 × 28；取?PCLK = 100 MHz, line rate = (100 MHz/2) × 28 =1.40 Gbps。

對于935或者953來說，每幀數據為40bits，每一幀里邊可以包含4個CSI -2 端口輸出的8bits，其它為GPIO/INT/I2S信息。對于synchronous mode，line rate = Ref_CLK × 160, Ref_CLK 為23~26MHz；對于nonsynchronous mode, line rate = Ref_CLK × 80, Ref_CLK 為 25~52MHz。

這些數據幀后續會經過串行器的8B/10B或者scramble擾碼，實現數據的DC均衡，方便鏈路的AC 耦合傳輸，同時，數據經過擾碼以后使得帶寬范圍變為[Line rate/20, Line rate/2]，單位為Hz。

2.3 時鐘模塊

FPD Link發送方向的信號流向為：視頻源模塊以PCLK頻率輸出的并行信號，輸入給加串器，然后經過加串器內部的8B/10B編碼器或擾碼器 (Scrambler)，以更高速時鐘進行并串轉換，之后串行數據再經過驅動器 (Driver)發送出去。因為串行器把低速的并行輸入數據串化到高速的串行數據，數據率提升很多倍，所以串行器需要從輸入的低速時鐘中通過PLL + VCO的方式生成一個高速時鐘。

時鐘模塊主要是為整個系統提供參考時鐘，確保系統同步工作。串行器的參考時鐘可以有幾個選擇：

a. SoC視頻接口提供的隨路時鐘； b. 本地提供的晶體或者晶振時鐘；c. 從反向通道中恢復的解串器提供的參考時鐘；d.芯片自身集成的時鐘振蕩電路。工程師選取芯片特定的參考時鐘模式后，時鐘模塊會將相應的時鐘分發到芯片的各個模塊中，包括幀編碼模塊、串行器模塊和鎖相環，從而保證整個芯片乃至整個系統工作時鐘源一致，避免FIFO的溢出和空載，也避免視頻數據的行場、幀場同步信息紊亂。

時鐘模塊是串行器很關鍵的一部分，它的抖動性能決定了串行器輸出高速信號的質量。時鐘模塊是一個模擬部件，對輸入參考時鐘的抖動、電源噪聲都比較敏感。設計者需要特別注意這部分的電路設計以及器件選型。Figure 6 是953對回傳通道輸入信號和CSI輸入時鐘抖動的要求。

Figure 6. DS90UB953-Q1對輸入時鐘抖動的要求

2.4 I2C 控制模塊

FPD Link 器件除了可以被本地控制器通過I2C訪問，還可以通過I2C訪問對端的器件以及掛在對端器件上的其他器件，比如MCU、Image Sensor。在手冊中，我們定義串行器為SER Device，解串器為DeSER Device，掛在SER/DeSER上的其他器件為Slave Device。當要通過SER 訪問DeSER側的Slave Device A時，在SER 設置Slave ID_x = Slave Alias ID_x = Slave Device A 的I2C地址Slave Alias ID_x即可。 這樣SER就可以直接訪問對端對應的Slave Device了。

2.5 反向數據通道

反向通道是TI 獨有的專利技術（專利號US20120002573），是指與視頻反方向的低速數據通道，即從解串芯片到串行芯片，用于傳輸GPIO/INT/I2C等控制信號。利用頻分雙工的原理，解串芯片把這些低速控制信號組成一個固定30比特幀長的數據幀，如Figure 7所示，并調制到一個固定的不隨前向視頻數據率的改變而改變的傳輸頻率。為了減少反向通道對前向通道的頻率干擾，反向通道采用了較低的傳輸頻率：例如在953+ 954的應用中，當芯片配置在sync mode下，反向通道的速率是50Mbps；當芯片配置在non-sync mode下，反向通道的速率是10Mpbs；在933+954的應用中，反向通道的速率為2.5Mbps。954的反向通道還可以傳送同步時鐘，這樣攝像頭模塊就可以不需要本地晶振，減少了自身的BOM成本。

Figure 7. 反向通道幀結構

3. FPD Link 解串芯片架構介紹

接收端（RX）解串芯片主要包括了信號調理模塊（AEQ+CDR）、輸出格式編碼器、時鐘模塊、反向發送通道、芯片診斷模塊等，如Figure 8所示。

Figure 8. FPD Link解串器典型內部結構

3.1 自適應均衡電路(Adaptive Equalizer)

高速視頻信號從串行器傳輸到解串器的過程中經過PCB走線、連接器和線束，這些傳輸介質都會衰減信號幅度，增加信號噪聲，而且頻率越高，被影響的程度越大。 如Figure 9所示，串行器的輸出數據的眼圖為左邊第一幅圖所示，比較清晰、干凈；經過傳輸線以后，眼圖閉合，如中間第二幅圖所示。為了補償傳輸介質對信號的惡化，FPD Link 器件提供了Equalizer均衡器模塊。這個模塊放大補償輸入信號，且對信號高頻部分補償得更多，以此來部分抵消傳輸通道對信號的影響。通過Equalizer之后，輸入信號的眼圖重新張開，如右邊第三幅圖所示。

Figure 9. 高速信號眼圖變化

由于FPD Link需要適應不同類型不同長度的線束，所以均衡器的高頻增益值分多個等級，芯片會自動檢測輸入信號的質量，自適應地設置最佳的均衡值，這個自適應模塊叫AEQ。該模塊在解串器每次上電時做一次自適應補償，所以即便線束存在老化、溫漂、線束個體差異等實際差異時，AEQ 都能夠自動選擇出最佳的補償等級。另外，技術人員也可以讀取上電以后的AEQ 的補償值，如果明顯高于正常值，可以判斷當前傳輸通道可能存在短路、松動、彎曲等異常情況。

3.2 CDR 模塊

典型的CDR（Clock Data Recovery） 電路的示意圖如Figure 10所示，集成的鎖相環電路鎖定輸入數據Incoming Data并輸出降噪以后的較干凈的同頻率時鐘Recovered Clock；同時這個干凈時鐘做為新的采樣時鐘，在Sampler上對輸入數據重新采樣并輸出，從而達到濾除輸入數據抖動、降低碼間串擾、減少通道間串擾和恢復數據眼圖的功能。

Figure 10. CDR功能模塊

CDR電路最主要的功能就是濾除輸入信號的固有抖動。在實際應用中，評價一個CDR電路的性能指標主要包括：

Jitter Tolerance，抖動容限，指CDR在保證不失鎖、無誤碼的情況下所允許的最大輸入抖動

Residual Jitter，殘留抖動，指CDR恢復輸出的數據中殘留的固有噪聲

Jitter Transfer Function，抖動傳輸函數，指輸出抖動和輸入抖動的比值

CDR無法濾除輸入信號環路帶寬以內的近端噪聲，而直接輸出近端噪聲，但這近端噪聲不會影響CDR的鎖定，所以在環路帶寬之內，CDR的抖動容限可以很大；輸入信號中大于環路帶寬的噪聲部分會被CDR的環路濾波器濾除，因此如果輸入信號的帶外噪聲過大，會造成CDR無法及時追蹤輸入信號過大的頻率變化，從而造成失鎖和誤碼。

抖動容限和殘留抖動是兩個相互對立的參數，大的環路帶寬，抖動容限較高但殘留抖動較多；小的環路帶寬，抖動容限較低但可以殘留抖動較小。在實際應用中，技術人員需要在這兩者之中取最適合系統的折中的、合理的環路帶寬。

審核編輯：郭婷