低功耗設(shè)計(jì)的重要性，從下圖可窺一斑，隨著工藝節(jié)點(diǎn)的推進(jìn)演化，45nm工藝的動(dòng)態(tài)功耗、靜態(tài)功耗相比90nm工藝分別增加到了2倍、6.5倍。隨著工藝節(jié)點(diǎn)演進(jìn)到14nm、7nm等先進(jìn)節(jié)點(diǎn)，Leakage Power的占比越來(lái)越高，Power gating的低功耗設(shè)計(jì)則十分關(guān)鍵。

功耗與IR分析密不可分，本文先講芯片功耗類(lèi)型，再講Voltus IR分析。

降低功耗優(yōu)勢(shì)：

避免移動(dòng)電子設(shè)備頻繁充電； 避免芯片過(guò)熱，延長(zhǎng)芯片壽命； 避免高成本封裝(陶封)，若芯片功耗低，使用塑封即可； 避免芯片封裝散熱裝置(水冷、加銅片)的成本；

通常功耗分析完成后，工作目錄下將得到power.rpt、power.db和*.ptiavg文件，其中*.ptiavg、power.db文件將用于IR分析，而power.rpt則會(huì)列出詳細(xì)功耗組成部分，包括以下三個(gè)部分：短路功耗(Internal Power)，翻轉(zhuǎn)功耗(Switching power)，漏電流功耗(Leakage Power)。

短路功耗(Internal Power)

內(nèi)部功耗又稱(chēng)短路功耗，在輸入信號(hào)翻轉(zhuǎn)時(shí)，信號(hào)的翻轉(zhuǎn)不可能瞬時(shí)完成，因此PMOS和NMOS不可能總是一個(gè)截止另外一個(gè)導(dǎo)通，總有那么一小段時(shí)間是PMOS和NMOS同時(shí)導(dǎo)通，那么從電源VDD到地VSS之間就有了通路，就形成了短路電流。

翻轉(zhuǎn)功耗(Switching power)

顧名思義，Switching power 就是對(duì)輸出電容進(jìn)行充放電產(chǎn)生的功耗，其大小由電壓、翻轉(zhuǎn)率、負(fù)載電容決定。

漏電流功耗(Leakage Power)

即靜態(tài)功耗，隨著工藝節(jié)點(diǎn)演進(jìn)到14nm、10nm、7nm等先進(jìn)節(jié)點(diǎn)，Leakage Power的占比越來(lái)越高，Power gating的低功耗設(shè)計(jì)則十分關(guān)鍵。

Leakage Power由以下幾個(gè)部分組成：

1. 亞閾值漏電流(Sub-threshold Leakage, ISUB)

晶體管邏輯關(guān)斷時(shí)，但溝道并沒(méi)完全截止，導(dǎo)致channel中仍存在少量導(dǎo)通電流。那么，可提高閾值電壓Vt，從而完全截止電流，但Vt越高，器件翻轉(zhuǎn)速度就降低，PPA中，Power變好了，Performance就變差了。

2. 柵極漏電流(Gate Leakage, Igate)

由于柵極氧化物隧穿和熱載流子注入，存在著通過(guò)氧化物流到襯底的電流。在65nm及以下節(jié)點(diǎn)工藝，柵極漏電流逐步增大到了亞閾值漏電流大小，因此，high-k高介電材料必須用以阻斷柵極漏電流。

3. 柵極感應(yīng)漏電流(Gate Induced Drain Leakage, IGIDL)

Gate引入的結(jié)泄漏電流與其他泄漏電流相比通常都很小。

4. 反向偏置結(jié)泄漏(Reverse Bias Junction Leakage ,IREV)

由少數(shù)載流子漂移、耗盡區(qū)產(chǎn)生電子/空穴對(duì)引起，通常也很小。

功耗分析完成后，工作目錄下將得到power.rpt、power.db和*.ptiavg文件，其中*.ptiavg、power.db文件將用于IR分析，此外還需要指定voltage source location來(lái)提供電源源點(diǎn)的位置。

創(chuàng)建 Power Pads - XY File:

生成的 Power Pads - XY File如下：

腳本流程參考如下：

運(yùn)行IR分析后，可得到相應(yīng)報(bào)告及Rail analysis Plot:

審核編輯：劉清