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跨時鐘域電路設計:單周期脈沖信號如何跨時鐘域

FPGA技術驛站 ? 來源:FPGA技術驛站 ? 作者:FPGA技術驛站 ? 2023-04-20 09:38 ? 次閱讀

對于脈沖信號時鐘域,XPM_CDC提供了模塊xpm_cdc_pulse,如下圖所示。該模塊有5個參數,其中參數DEST_SYNC_FF用于確定級聯觸發器的個數;INIT_SYNC_FF用于確定仿真時是否使用觸發器初始值;

參數REG_OUTPUT用于確定是否對最終輸出信號寄存;參數RST_USED用于確定是否使用復位信號;參數SIM_ASSERT_CHK則用于確定是否顯示仿真信息。從輸入/輸出端口來看,源端時鐘域的輸入信號為src_pulse和src_rst;

目的端時鐘域的輸入信號為dest_rst,輸出信號為dest_pulse(src_pulse跨時鐘域后的結果)。

98890990-df1b-11ed-bfe3-dac502259ad0.png

這些參數對仿真以及實際電路都有較大影響。如果參數INIT_SYNC_FF為0,同時RST_USED也為0,這就表明了仿真時不能使用同步寄存器鏈路的初始值,同時也沒有復位信號對其復位,這樣仿真時就會出現未知態,如下圖所示。

98d089dc-df1b-11ed-bfe3-dac502259ad0.png

審核編輯 :李倩

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原文標題:跨時鐘域電路設計(4):單周期脈沖信號如何跨時鐘域

文章出處:【微信號:Lauren_FPGA,微信公眾號:FPGA技術驛站】歡迎添加關注!文章轉載請注明出處。

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