通常，對于具有高輸出電流的隔離式DC-DC電源應用，主要使用同步整流器（特別是MOSFET）。高輸出電流還會在整流器上引入高di/dt。為了提高效率，MOSFET的選擇主要取決于導通電阻和柵極電荷。然而，寄生體二極管反向恢復電荷（QRR） 和輸出電容 （C開放源碼軟件).這些是影響 MOSFET 漏極上出現電壓尖峰和振鈴的關鍵參數。通常，隨著 MOSFET 的擊穿電壓額定值的增加，導通電阻也會增加。本文提出了一種數字控制的有源鉗位緩沖器，可以消除同步整流器上的電壓尖峰和振鈴。它還提供設計指南，以及隔離式DC-DC轉換器（如半橋和全橋拓撲）的其他幾個優點，同時提高可靠性并降低故障率。

介紹

始終需要具有高故障間隔時間 （MTBF） 的高可靠性電源。為了實現穩健的設計，可以使用開關的更高擊穿電壓額定值。但是，這會導致效率損失。因此，高效率和高可靠性在其應用中有些對立。作為下一代電源解決方案的一部分，業界對高效隔離式DC-DC轉換器的需求一直穩定。這要求在次級側使用同步整流器。整流器的額定值通常是器件兩端電壓尖峰的 1.2 至 1.5 倍。電壓尖峰是由漏感、寄生走線電感和整流器輸出電容（C開放源碼軟件），其諧振峰值可達整流器穩態反向電壓的兩倍。被動緩沖器可以以RC的形式使用1或剛果民盟2作為解決方案。雖然這些很受歡迎，但它們也是有損的，并導致效率略有下降。生成無損緩沖器的一些技術使用再生緩沖器，如 LCD3僅關注初級側開關的緩沖器，或僅在電源開關關閉期間而不是在接通期間使用 RC 緩沖器。其他技術4, 5利用泄漏能量驅動小型高效轉換器饋入輸出電壓端子。但是，這需要更高的組件數。其他技術6已將有源鉗位緩沖器應用于全橋相移拓撲，以消除 ZVS 軟開關應用中初級側諧振電感引起的諧振，這在低占空比下具有局限性。

本文將仔細研究有源箝位緩沖電路及其數字實現，它可以防止電壓偏移，特別強調消除MOSFET中寄生二極管的反向恢復損耗，這提供了其他一些額外的好處。轉換器功率級（僅次級側）的原理圖如圖1所示。

圖1.功率轉換器的次級側顯示有源箝位。

圖1所示為隔離式DC-DC轉換器的副邊。次級側由連接到變壓器的H橋形式的同步整流組成。此外，還有輸出濾波電感器（L外）和輸出濾波電容（C外).有源箝位開關是P溝道MOSFET，用于電平轉換柵極信號的柵極驅動由電容和二極管組成。

高頻等效電路

在高頻視圖中，大電感和大電容器分別被認為是開路和短路的，而電路分析僅使用寄生和諧振電感和電容。這種方法可以簡化電路以分析交流電流。這在諧振拓撲和涉及緩沖器的情況下特別有用，因為高頻電流會在緩沖期間選擇阻抗最小的路徑。

電路的交流圖如圖2所示。輸出濾波電感和輸出濾波電容分別開路和短路。MOSFET的輸出電容和漏感保持電路中不變。重點是轉換器的次級側，因為初級電壓源短路，對分析沒有貢獻。

圖2.（左）電源轉換器次級側的交流視圖，顯示有源箝位。（右）簡化的交流視圖。

同步FET的有源箝位電路的工作原理

在分析中，假設緩沖電容器足夠大，以保持其兩端的恒定電壓。在續流間隔期間（圖 1 中 SR2 和 SR3 均導通），所有四個次級開關 （MOSFET） 均導通。由于上升和下降時間有限，以及柵極驅動信號傳播延遲的變化，同步整流器信號之間總是存在很小的死區時間。在此死區時間內，MOSFET 的寄生體二極管導通以實現續流。在此之后是開關周期的下半部分，初級MOSFET的另一支路被點火。這會導致變壓器繞組兩端的極性發生變化，并關閉同步整流體二極管。但是，只要反向恢復電荷（QRR） 未耗盡。方向如圖 2 所示。這個QRR被視為通過變壓器反射到初級側的過大電流，作為前沿尖峰。這也會導致同步 MOSFET 漏極端子上的電壓尖峰。反向恢復費用的大小由下式給出：

圖3.

圖 4a.在TRR間隔期間操作反向恢復能量捕獲。

圖 4b.負載中釋放的能量。

由漏電流和走線電感（極性如圖2所示）引起的電壓尖峰被有源箝位緩沖器吸收。主動緩沖開關可在 Z 軸時打開與寄生二極管導通后。但是，當有源箝位緩沖器導通時，緩沖器電容器吸收反向恢復電流，并將捕獲的能量再循環到次級電橋和負載中。由于通過緩沖電容器的凈電流為零，因此只要轉換器在穩定狀態下工作，它就會保持電荷平衡。

設計指南

1. 漏感的估算

在沒有緩沖器的情況下操作轉換器并測量諧振頻率和周期（f1） 同步 MOSFET 漏極上的振鈴電壓尖峰。此外，測量初級電流波形上的前沿尖峰（應等于tRR).要估算漏感，請放置電容器的已知值（C2） 至少比 MOSFET 的漏極源極電容大一個數量級。測量振鈴頻率（f2） 并計算電容 （C開放源碼軟件）和泄漏（L李克）電感使用以下公式計算：

2. 有源鉗位緩沖電容器的選擇

選擇至少是同步 MOSFET 輸出電容 10 至 100 倍的緩沖電容器。這是因為有源緩沖開關將有一個低阻抗路徑。但是，緩沖電容器的選擇必須符合：

其中 Ts是切換周期。

以如下所示的小延遲打開主動鉗箍緩沖器：

這兩個項是驅動器的傳播延遲和初級MOSFET的驅動器信號上升時間。該時序至關重要，因為必須捕獲MOSFET體二極管的整個反向恢復。這個時間取決于體二極管的反向恢復特性（QRR， tRR我RR），并可能隨器件中的溫度、負載電流和反向電壓等因素而變化。定時延遲和緩沖導通時間可以針對開關的不同特性進行優化，使用上述精細分辨率設置。

確定箝位電容尺寸的另一種方法是使用以下公式。它基于漏能量傾倒到箝位電容器中的諧振周期。

為避免在第 1 點觀察到過多的振鈴，導通時間應最多為一個或兩個共振周期，否則會出現過度和連續的振鈴?；蛘?，緩沖器的導通時間可以近似于上述第 1 點中觀察到的前緣尖峰的導通時間（例如 tRR).過長的時間只會導致能量再諧振幾個周期，這可以從初級電流波形中看出（圖8和圖9）。

3. 緩沖開關選擇

（1）的簡化版本是從MOSFET的數據手冊中獲取最壞情況限值。以下公式提供了對電容器中電流的更多了解：

之所以使用因數 2，是因為只考慮了半個開關周期，對于全橋或半橋拓撲，此過程會發生兩次。同樣在圖1中，由于兩個開關關斷，反向恢復電荷加倍。因此，總電流由下式給出：

其中 C 為 2 表示全橋配置;C 為 1 表示中心抽頭變壓器;N 是并聯的 MOSFET 數量。這是通過有源緩沖開關的平均電流。

數字化實施

有源鉗位緩沖器的數字實現有兩個控件：控制1是緩沖器延遲（即緩沖器PWM邊沿與觸發邊沿的可調延遲）?？刂?2 是緩沖 PWM 導通時間。觸發點是H橋相對支路（例如OUTC和OUTD）的主PWM上升沿的邏輯OR。緩沖 PWM 不需要像主 PWM 分辨率那樣高的分辨率（例如 125 ps）。因此，觸發所需的時鐘速度相對較慢（5 ns分辨率），這也節省了功耗（40×因子）。該概念還可以應用于次級上有一個中心抽頭的電源轉換拓撲。此外，該概念還可以進一步應用于各個開關，其中分立式有源箝位開關緩沖單元放置在每個功率晶體管上。在這種情況下，有源箝位FET的驅動信號取自同步整流器的下降沿。

圖5.緩沖PWM的數字實現。

ADP1055數字控制器提供了一套合適的工具來實現這一點。通過直觀的GUI，可以在幾分鐘內完成主動鉗位緩沖器的優化。ADP1055提供兩種選擇，用于使用SR1和SR2或OUTC和OUTD信號的邏輯組合來設置緩沖器PWM。在這兩種情況下，緩沖器PWM都可以配置兩個選項，如圖6和圖7所示。在上述所有場景中，可以使用緩沖器延遲（設置死區時間）和緩沖器開啟時間特征對優化參數進行微調。兩個信號的邏輯組合與極性選擇為用戶提供了選擇正確緩沖器的完全自由。

圖6.使用選項 1 — SR1 和 SR2 的緩沖時序。

圖7.使用選項 2 - OUTC 和 OUTD 緩沖時序。

全橋拓撲實驗結果

為了進行實驗驗證，選擇了一個隔離式DC-DC轉換器，標稱輸入為48 V，額定輸出為12 V、20 A，開關頻率為125 kHz。拓撲是全橋式的，帶有副邊，如圖1所示。

圖8顯示了不正確的導通時間緩沖器如何產生過多的振鈴和同步MOSFET的振蕩漏極電壓，這也反映在初級電流中。前沿尖峰也很嚴重，會導致不必要的EMI。

圖8.緩沖器的時間過長。

圖9顯示了一個優化的導通緩沖器，其中同步MOSFET的漏極電壓沒有振鈴。此外，前沿尖峰也幾乎被消除。

圖9.優化緩沖器的時序。

圖10顯示了沒有有源箝位緩沖器的同步MOSFET的漏極電壓。電壓偏移可能高達穩態電壓的 1.5 倍，MOSFET 有可能進入雪崩狀態。

圖 10.無主動鉗式緩沖器。

圖11顯示了有源鉗位緩沖器的有效性。前沿尖峰被完全消除，MOSFET的漏極上沒有振鈴效應。

圖 11.帶主動夾緊緩沖器。

圖 12.0 A 負載時的緩沖效果。

綠色跡線：SR 漏極，10 V/格
藍色跡線：鉗位 FET 柵源電壓，5 V/格 黃色跡線：負載電流，10 A/格

圖 13.20 A 負載時的緩沖效果。

綠色跡線：SR 漏極，10 V/格
藍色跡線：鉗位 FET 柵源電壓，5 V/格 黃色跡線：負載電流，10 A/格

半橋拓撲實驗結果

在標稱輸入為48 V、額定輸出為9 V、200 W、開關頻率為180 kHz的半橋拓撲上進行了額外的實驗驗證。

圖 14.主動鉗位緩沖器禁用。

紅色跡線：SR1 漏極，5 V/div
藍色跡線：SR2 漏極;5 V/div
綠色跡線：緩沖器 PWM，5 V/div

圖 15.主動鉗位緩沖器已啟用。

紅色跡線：SR1 漏極，5 V/格
藍色跡線：SR2 漏極，5 V/格
綠色跡線：緩沖器 PWM，5 V/格

圖 16.軟啟動期間的SR漏極波形，帶有源箝位緩沖器。

黃色跡線：緩沖器 FET 柵源電壓，5 V/格
紅色跡線：SR1 漏極，10 V/格
藍色跡線：SR2 漏極，10 V/格
綠色跡線：輸出電壓，2 V/格

圖 17.軟啟動期間的SR漏極波形，帶有源箝位緩沖器。

黃色跡線：緩沖器 FET 柵源電壓，5 V/格
紅色跡線：SR1 漏極，10 V/格
藍色跡線：SR2 漏極，10 V/格
綠色跡線：輸出電壓，2 V/格

圖 18.短路測試期間的 SR 漏極電壓。

黃色跡線：負載電流，5 A/格
紅色跡線：SR1 漏極，10 V/格
藍色跡線：SR2 漏極，10 V/格
綠色跡線：輸出電壓，2 V/格

布局注意事項

圖8顯示了上述半橋拓撲的布局。關鍵要點是通過將環路縮短或收緊到狹窄區域來降低箝位環路的寄生電感。否則會降低夾具的有效性，導致鉗夾期間的高頻沖洗。

圖 19.主動夾緊緩沖器的布局。

結論

本文展示了有源鉗位緩沖電路的數字實現，用于隔離式DC-DC轉換器中的高輸出電流應用。所提出的有源箝位方案具有多種優點，例如較低的箝位電壓導致較低的MOSFET擊穿電壓額定值，從而提高效率。它還消除了振鈴，從而降低了電磁干擾 （EMI）。它是一種低成本和簡單的電路，具有簡單的驅動方案。與其他涉及額外電感器的有源緩沖器相比，它還節省了 PCB 板的成本.總體而言，電源的可靠性大大提高。此外，消除了前沿尖峰，從而減少了主開關上的應力。此外，更高的效率意味著更低的熱量產生，這對于難以散熱的受限區域中的模塊非常有用。

ADP1055數字控制器提供一套合適的工具，無需使用復雜的編程或編碼即可完成上述任務。ADP1055還支持許多其他功能，如黑匣子、軟停止、命令屏蔽和非線性增益。

審核編輯：郭婷