先看一個很形象的圖，直觀體會一下一個電容放置位置不同起到的作用有多大的差異。

這張動圖其實傳遞了如下的信息：

1 在電源管腳上放置一個104（0.1μF）的電容能夠有效抑制電源上的噪聲，也就是能夠對電源噪聲去耦；

2 “ 電源 -- 去耦電容 -- 地 ”三點一線的距離越近，則去耦的效果越好；

3 相同材料的電容，即便電容容量減少為1/10，去耦的效果并不會有什么明顯變化，我們對于高頻去耦用同樣封裝的器件，容值為0.01μF、0.1μF、1μF效果相差不大；

4 同樣容值，貼片（SMD）封裝的電容比穿孔的電容效果更好，原因就是穿孔電容的管腳等效的電感要大很多，影響了去耦的效果；

5 電源平面和地平面的使用，一方面可以讓三點一線的路徑更短，而且兩個平面相當于一個大電容，也起到了去耦的作用

我們再來看一個實際的典型電路 - ADXL345是一顆加速度計傳感器芯片，有兩個分得比較開的電源管腳（Pin 1和Pin 6），在原理圖中使用三個去耦電容來幫助降低傳感器電壓上的噪聲 - 兩個0.1μF的陶瓷電容和一個10μF的鉭電解共同完成去耦功能。

再看一下最終的PCB板 - 這個板子密度不高，速度也不快，只需要2層板就可以了，沒有專門的地平面，在無布線的區域采用了大面積鋪地的方式來降低公共地（GND）的阻抗，三顆去耦電容的接地端直接用焊盤跟GND相連，跟電源管腳連接的另一端則盡可能接近電源管腳。

其實放置去耦電容的規則非常簡單： 最小化電阻，最小化電感 。 這是通過將電容盡可能靠近電源引腳并使用盡可能短的走線實現所有連接來實現的。

理想情況下，如果采用4層以上的板子，有專門的地平面、電源平面，可以通過過孔（via）將器件上的地和電源連接到相應的地平面和電源平面。

簡單總結一下使用去耦電容的要點：

除非特別說明，一般可為每個電源引腳提供0.1μF陶瓷電容，最好為0805或更?。ㄎ冶容^喜歡0603的，占空間小，性能還好），與10μF的鉭電容或陶瓷電容并聯；

如果只關心高頻噪聲，10μF的電容也可以省去，或者用較小的電容替換它；

將高頻陶瓷電容盡可能靠近電源引腳放置，并使用短走線和過孔來最大限度地減少寄生電感和電阻。用于低頻旁路的較大電容器的位置并不十分關鍵，但這些電容器也應該盡可能接近IC的電源引腳，容值與封裝越大，去偶半徑越大，可以對較大的區域的電源進行有效去偶，大封裝和大容值的去偶電容可以同時管控多個電源引腳的去偶；

電源的去耦電容均勻分布在四周，靠近相應的電源管腳，容值小的電容最靠近管腳，容值大的距離相對較遠

如果需要補償電源的長期偏差，需要大量存儲電荷，需要為每個IC增加一個更大的電容，例如47μF；

如果設計包含非常高的頻率或特別敏感的電路，可以使用仿真工具分析旁路網絡的AC響應（可能很難找到ESR和ESL的數據參數，特別是考慮到電容的ESR隨頻率變化也很大 - 盡可能做到最好），還要考慮到多電容并聯以及計入電源平面、地平面等的綜合效應。

對于電源和地平面的去耦是通過電源和地平面之間形成電容來對高頻噪聲進行去耦的。應盡可能減小電源和地平面之間的距離，對于高速電路，一般內層會有完整的電源及地平面，這時去耦電容及IC的電源、地引腳直接過孔via打到電源、地平面即可，不需用導線連接起來。

上圖左側，電源引腳和接地連接都比較短（直接通過過孔連接到內部地平面）是最有效的配置；上圖右側，PCB走線內的額外電感和電阻將造成去耦方案的有效性降低，且增加封閉環路可能造成干擾問題。

下面的圖是去耦電容通過過孔與地進行連通的方法比較，從最左側的效果最差依次編號，直到最右側效果最佳，當然具體采用那種方式還要取決于其它一些因素，綜合考慮后做一個折衷。

最后再回顧一下上一篇文章中我們的最后一個圖，它是一個實際電子產品系統的供電分布網絡（PDN - Power Distrubution Network）圖，為了強調噪聲的起源（最左側），把電源模塊（VRM）放到了最右側。PCB上的走線、過孔、相關的器件引腳等都會產生寄生電阻、電感等，在圖中以R+L的方式等效表達出來。

在這個圖中可以看出針對IC器件內部（Die）、針對整個IC器件（Package）、針對某一個功能模塊中的電路單元都有相應的去耦電容，最左側（靠近內核）采用頻率響應很高的小容值、小封裝的陶瓷電容，到右側則是低頻率、容量比較大的電解電容。