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競爭冒險：在組合電路中，當邏輯門有兩個互補輸入信號同時向相反狀態變化時，輸出端可能產生過渡干擾脈沖的現象，稱為競爭冒險。那么 FPGA 產生競爭冒險的原因是什么呢？ 信號在 FPGA 器件內部通過連線和邏輯單元時，都有一定的延時。 延時的大小與連線的長短和邏輯單元的數目有關 同時還受器件的制造工藝、工作電壓、溫度等條件的影響 信號的高低電平轉換也需要一定的過渡時間 。由于以上存在的因素，多路信號的電平值發生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化往往會出現一些不正確的尖峰信號，這些尖峰信號稱為毛刺 。如果一個組合邏輯電路中有毛刺出現，就說明該電路存在冒險 。與分立元件不同，由于 PLD 內部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現象在 PLD 、 FPGA 設計中尤為突出 。 毛刺的累加 將會影響整個設計的可靠性和精確性 。因此判斷邏輯電路中是否存在冒險以及如何避免冒險是 FPGA 設計人員必須要考慮的問題。 接下來我們就要考慮如何消除冒險 ，消除冒險的方式有一下幾種： 1、利用冗余項消除毛刺 函數式和真值表所描述的是靜態邏輯，而競爭則是從一種 穩態到另一種穩態的過程。因此競爭是動態過程，它發生在輸入變量變化時。此時，修改卡諾圖，增加多余項，在卡諾圖的兩圓相切處增加一個圓，可以消除邏輯冒險。但該法對于計數器型產生的毛刺是無法消除的。 2、采用格雷碼 我們可以通過改變設計，破壞毛刺產生的條件，來減少毛刺的發生。例如，在數字電路設計中，常常采用格雷碼計數器取代普通的二進制計數器，這是因為格雷碼計數器的輸出每次只有一位跳變 消除了競爭冒險的發生條件，避免了毛刺的產生。 3、采樣法 由于冒險出現在變量發生變化的時刻，如果待信號穩定之后加入取樣脈沖，那么就只有在取樣脈沖作用期間輸出的信號才能有效。這樣可以避免產生的毛刺影響輸出波形。 一般說來，冒險出現在信號發生電平轉換的時刻，也就是說在輸出信號的建立時間內會發生冒險，而在輸出信號 的保持時間內是不會有毛刺信號出現的。如果在輸出信號的保持時間內對其進行采樣，就可以消除毛刺信號的影響。 4、吸收法 增加輸出濾波，在輸出端接上小電容Ｃ可以濾除毛刺 。但輸出波形的前后沿將變壞，在對波形要求較嚴格時，應再加整形電路，該方法不宜在中間級使用。 5、延遲辦法 因為毛刺最終是由于延遲造成的，所以可以找出產生延遲的支路。對于相對延遲小的支路，加上毛刺寬度 的延遲可以消除毛刺。 還可以用高頻時鐘來驅動一移位寄存器，待延時信號作數據輸入，按所需延時正確設置移位寄存器的級數 ，移位寄存器的輸出即為延時后的信號。 當然最好的就是，在設計之初，就對競爭冒險進行規避，具體規避方法有： 1、在設計中每一個模塊中只用一個時鐘，避免使用多時鐘設計，同時避免使用主時鐘分頻后的二次時鐘作為時序器件的時鐘輸入， 因為時鐘偏斜會比較大 。 2、設計譯碼邏輯電路時必須十分小心，因為譯碼器和比較器本身會產生尖峰，容易產生毛刺，把譯碼器或比較器的輸出直接連到時鐘輸入端或異步清除端，會造成嚴重的后果。 3、在設計中 應該盡量避免隱含 RS 觸發器的出現。一般要控制輸出被直接反饋到輸入端，采用反饋環路會出現隱含 RS 觸發器，其對輸入尖峰和假信號很敏感，輸入端有任何變化都有可能使輸出值立刻改變，此時易造成毛刺的產生，導致時序的嚴重混亂。 4、在設計電路時 要用寄存器和觸發器設計電路，盡量不要用鎖存器，因它對輸入信號的毛刺太敏感。如果堅持用鎖存器設計必須保證輸入信號絕對沒有毛刺，且滿足保持時間。 5、在設計中充分利用資源 ，因為 大部分 FPGA 器件都為時鐘、復位、預置等信號提供特殊的全局布線資源，要充分利用這些資源。 6、在設計中 不論是控制信號還是地址總線信號、數據總線信號，都要采用另外的寄存器，以使內部歪斜的數據變成同步數據。 7、在設計中 應該盡 量避免使用延遲線，因它對工藝過程的變化極為敏感，會大大降低電路的穩定性和可靠性，并將為測試帶來麻煩。 8、在設計中 對所有模塊的輸入時鐘、輸入信號、輸出信號都用Ｄ觸發器或寄存器進行同步處理，即輸出信號直接來自觸發器或寄存器的輸出端。這樣可以消除尖峰和毛刺信號。

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