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MIPI dsi TX移植注意事項

XL FPGA技術交流 ? 來源:XL科技 ? 作者:XL科技 ? 2023-05-22 10:01 ? 次閱讀

MIPI Dsi的使用相比于CSI多了一些寄存器控制,生成的example直接仿真是可以的,但是修改了參數,一些參數也要做相應的調整。這里我們來做個簡單總結 。

(1)BANK電壓要配置成1.2V

(2)輸出要接相應bank的REF_RES管腳。

(3)修改配置參數

視頻格式如下,可能根據實際的需要進行修改。

parameter MAX_HRES = 16'd1920;
parameter MAX_VRES = 12'd4;
parameter HSP = 10'd2;
parameter HBP = 10'd2;
parameter HFP = 10'd246;
parameter VSP = 6'd5;
parameter VBP = 6'd8;
parameter VFP = 6'd32;

修改了參數要在Tianium-mipi-utility文件中驗證確保文件沒有錯誤提示。

f2fa8ea6-f75a-11ed-90ce-dac502259ad0.png

另外要把Tianium-mipi-utility文件中input fields中的信息替換dsi_tb.mem中的相應信息。這是IP需要的視頻格式信息。

f3186f5c-f75a-11ed-90ce-dac502259ad0.png(4)另外還在注意在IP中修改所支持的Maximum Horizontal?Resolution信息,確認我們測試的行長度小于等于該值。

f3406aca-f75a-11ed-90ce-dac502259ad0.png

(5)注意修改相應的時鐘

在下面,i_pclk是單像素的時鐘。o_pclk對應MIPI接口的像素時鐘。

i_sys_clk是MIPI AXI接口的配置時鐘。i_mipi_tx_pclk是MIPI發送8位HS數據的并行時鐘。

在使用中可能根據設置參數修改i_pclk,o_pclk和i_mipi_tx_pclk;一般不用修改i_sys_clk。

//video生成時鐘是125M
initial
begin
 i_pclk <= 1'b1;
 forever
 #4.00 i_pclk <= ~i_pclk;
end
//轉換成MIPI接口的pixel clock是62.5M
initial begin
 o_pclk <= 1'b1;
 forever #8.00 o_pclk <= ~o_pclk;
end
//MIPI配置接口時鐘是50M
initial begin
 i_sys_clk <= 1'b1;
 forever #10 i_sys_clk <= ~i_sys_clk;
end
//MIPI時是100M
initial begin
 mipi_clk <= 1'b1;
 forever #5 mipi_clk <= ~mipi_clk;
end
//數據速率是1000M
initial begin
 i_mipi_tx_pclk <= 1'b1;
 forever #4 i_mipi_tx_pclk <= ~i_mipi_tx_pclk;
end

(6)所設置的參數既要在Tianium-mipi-utility在評估通過,還要滿足公式

PIX_CLK_MHZ < (DATARATE_MPBS * NUM_DATA_LANE) / PACK_BIT

1)這里的PIX_CLK_MHZ就是指MIPI IP接口的pixel_clk

2)DATARATE_MPBS是指MIPI的數據速率,并非video的帶寬。

3)NUM_DATA_LANE是指傳輸所用的lane數

4) PACK_BIT如下,詳細信息請參考MIPI DSI ds。

f353971c-f75a-11ed-90ce-dac502259ad0.png

(7)復位處理

f3736c2c-f75a-11ed-90ce-dac502259ad0.png

復位timing

f3a174d2-f75a-11ed-90ce-dac502259ad0.png

關于DSI_TX復位處理:

1)reset_n,reset_byte_HS_n和axi_reset_n先釋放;

2)等待panel_config的o_confdone拉高,也就是panel_config配置完成

3)通過confdone拉高來釋放video_stream的復位

4)confdone可以用于reset_pixel_n,也可以通過video_stream的輸出的vs信號,在vs為blank時釋放復位。

parameterFRAME_NUM = 5
reg vs_r;
reg     [10:0]  r_vs_cnt;
wire neg_vs;
always@(negedge sys_rst_n or posedge i_sysclk_div_2)
begin
if(!sys_rst_n)
        vs_r    <= 1'b0;
    else 
????????vs_r????<=?vs;
end 
assign neg_vs = {vs_r,vs} == 2'b10;
always@(negedge sys_rst_n or posedge i_sysclk_div_2)
begin
????if(?!sys_rst_n?)
        r_vs_cnt    <= 16'b0;
    else if (neg_vs && r_vs_cnt <= FRAME_NUM )
????????r_vs_cnt????<=?r_vs_cnt?+?1'b1;
end 
always@(negedge sys_rst_n or posedge i_sysclk_div_2)
begin
????if?(!sys_rst_n)
        reset_pixel_n    <= 1'b0;
????else?if?(neg_vs?&&?r_vs_cnt?==?FRAME_NUM-1??)?//??
        reset_pixel_n    <= 1'b1;
end     

(8) MIPI IP接口的timing時序要求如下:

f3b34e32-f75a-11ed-90ce-dac502259ad0.png

(9)video接口數據類型格式

視頻格式的順序請參考AN015。

審核編輯:湯梓紅

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原文標題:MIPI dsi TX移植注意事項 - update3

文章出處:【微信號:gh_ea2445df5d2a,微信公眾號:FPGA及視頻處理】歡迎添加關注!文章轉載請注明出處。

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