邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域?qū)崿F(xiàn),優(yōu)化時序性能,提升設(shè)計(jì)可靠性。 增量編譯功能,可以使設(shè)計(jì)更快速時序收斂,加快編譯速度。
LogicLock
使用Chip Planner創(chuàng)建邏輯鎖定區(qū)域
打開Chip Planner,點(diǎn)擊查看 -> 邏輯鎖區(qū)域 -> 創(chuàng)建邏輯鎖區(qū)域
在Chip Planner中選擇一塊區(qū)域
該區(qū)域信息如下圖所示
為選擇的區(qū)域設(shè)置實(shí)現(xiàn)模塊
在設(shè)計(jì)模塊中選中實(shí)則文件,右鍵選擇LogicLock Region->Assign to Existing LogicLock Region,完成邏輯鎖定。
Incremental Compilation
通過對設(shè)計(jì)進(jìn)行劃分,保留劃分后模塊編譯結(jié)果。 當(dāng)對工程進(jìn)行重新編譯時,編譯器會保留劃分模塊的編譯結(jié)果,只對修改部分進(jìn)行重新編譯。
增量編譯步驟:
編譯工程
劃分模塊
設(shè)置模塊保留級別
編譯工程
對設(shè)計(jì)工程進(jìn)行全編譯。
劃分模塊
選擇要進(jìn)行增量編譯的模塊,在quartus13.1版本中,點(diǎn)擊右鍵設(shè)置Design Partition-> Set as Design Partition。
在quartus22.4版本中,Design Partition->Default
設(shè)置完成后,編譯工程。
設(shè)置模塊保留級別
在quartus13.1版本中,設(shè)置Netlist Type。
在quartus22.4版本中,設(shè)置Preservation Level,可以設(shè)置成Synthesized和Final。
當(dāng)設(shè)置成Synthesized時,保留綜合網(wǎng)表,當(dāng)設(shè)置成Final時,保留最終布局布線和時序特性。
完成以上步驟后,再進(jìn)行編譯時,已經(jīng)劃分的模塊就可以實(shí)現(xiàn)增量編譯,當(dāng)修改工程其他部分,再進(jìn)行編譯時,只對沒有劃分模塊進(jìn)行編譯,從而減少編譯時間。
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