引入sequence的原因：

• 將 生成測試case的語句 從 main_phase 中獨立出來，使得使用不同測試用例時，只需要修改sequence部分即可，而不用關注 UVM剩余部分。（提高剩余部分的可復用性）。

引入sequence的仲裁機制的原因：

• 一個sequencer上通過fork...join可以啟動多個sequence，而多個sequence按照什么順序啟動需要一定的仲裁機制來控制，具體而言主要從兩個角度控制
  • sequence角度：自身的優先級、原子性、有效性
  • sequencer角度：對多個sequence的仲裁算法

引入sequence相關宏的原因：

• 更方便地控制transaction的產生過程，主要有：
  • uvm_do系列宏：實例化transaction+將transaction交給sequencer（對應start_item與finish_item任務）
  • uvm_create宏：實例化transaction，可用new代替
  • uvm_send宏：將transaction交給sequencer（對應start_item與finish_item任務）
  • uvm_rand_send系列宏：對transaction進行隨機化+將transaction交給sequencer（對應start_item與finish_item任務）

不同類型sequence共用sequencer的方法（一個driver）：

• transaction類型例化的一個sequencer 對應 多個不同約束的transaction包
  • 可以通過一個sequence啟動其他sequence（即嵌套的sequence），然后間接生成多個不同約束的transaction包 —— 注意：這里使用了cseq. start ( m_sequencer );這樣的語句
  • 也可以通過一個sequence直接生成多個不同約束的transaction包
• 通過類型轉換，實現同一個sequencer處理不同兩個截然不同的transaction，步驟如下
  • 將sequencer和driver能夠接受的數據類型設置為uvm_sequence_item
  • driver中使用時，使用cast將uvm_sequence_item轉換為各自transaction的類型

補充：start任務參數說明 seq0.start(env.i_agt.sqr, null, 100);

• 第一個參數：sequencer的位置，指明seq0由哪個sequencer啟動
• 第二個參數：parent sequence
• 第三個參數：seq0的優先級

補充：m_sequencer是一個屬于每個sequence的成員變量，它指向執行當前sequence的sequencer句柄，其類型是uvm_sequencer_base。

sequencer向sequence傳遞變量（約束）的方法：

• 方法一：通過cast轉換將sequence內置變量m_sequencer（類型為uvm_sequencer_base）轉換成my_sequencer類型， 然后引用uvm_sequencer中的成員變量作為約束
• 方法二：在sequence中使用`uvm_declare_p_sequencer(my_sequencer)，然后通過宏默認生成的變量p_sequencer來引用uvm_sequencer中的成員變量作為約束

補充：uvm_declare_p_sequence的實質是在base_sequence中聲明了一個成員變量p_sequencer，并將其指向啟動本sequence的sequencer。

發往不同driver的sequence之間的同步的方法：

• 方法一：通過全局事件進行簡單同步：在drv0_seq中觸發事件，在drv1_seq中等待這個全局事件。
• 方法二：使用 virtual sequence+virtual sequencer，可以實現類似crossbar的連接，且因為virtual sequence的body是順序執行，所以可以輕松實現整體順序（同步），局部并行的效果。

補充：verilog中事件的基本使用

• event變量聲明為：
  • event var;
• event觸發為：
• ->var;
• 捕獲觸發為：
• @(var);

sequence library的概念：

• 派生自uvm_sequence，就是一系列sequence的集合，它會根據特定的算法隨機選擇注冊在其中的一些sequence， 并在body中執行這些sequence。