如圖，為什么在Vce下降前ic就開始上升了呢？

這里就用MOSFET代替BJT了,所以ids= ic , Vds=Vce , Coss也就是Cds代表輸出電容。簡單來說就是當(dāng)MOS管一開始導(dǎo)通時輸出電容Coss還保持Vds電壓 ,隨著Ids電流越來越大, Vds電壓終于保持不住,開始下降。直到管子完全開啟。比較詳細(xì)的開啟過程是由Miller Plateau造成的,這里借用了網(wǎng)上一些解釋Miller Plateau的圖。

階段1, Vgs < Vth,管子是關(guān)斷的,所以Ids = 0 , Vds=high , ig充電Cgs。

階段2 , Vgs > Vth,管子開啟, Ids從0增加到iL被外部電流源電感鉗住, Coss(Cds)上電壓不能突變，保持Vds。

階段3 ,進(jìn)入Miller plateau , Vgs > Vth ,管子仍然保持開啟, Coss開始discharge , Vds電壓開始下降,于此同時Cgd開始被ig充電。Vg保持不變。

階段4 , Vd下降到接近0點(diǎn), ig繼續(xù)給ig充電Cgs和Cgd充電。

階段5 , Vg到達(dá)gate driver預(yù)定的電壓,管子開啟過程完成。

關(guān)斷過程和開啟過程類似,也會有Millr plateau效應(yīng)。

我們可以看到,如果MOS管開啟時VDS上有原始電壓,那么MOS開啟過程中就會有Ids和Vds的重重,那么會帶來Switching Loss。

由于Coss上的能量在極短時間內(nèi)被釋放,電容上能量會損失掉(換算為Loss為0.5*Coss*Vds^2*fs) , 而且只要是非零電壓開啟( Non Zero Voltage Switching) , 會給PCB和MOS的寄生電感與電容形成的諧振腔( resonant tank )引入比較大的dv/dt或者di/dt激勵,引起比較大的ringing ,甚至超過管子的額定電壓,燒毀管子。

那么我們可以避免這種情況的發(fā)生嗎?答案是可以的,也就是很多人提到的Zero Voltage Switching ,雖然會付出一定的代價(jià)。我們先看如何能實(shí)現(xiàn)軟開關(guān)開啟Zero Voltage Switching Turn on。

實(shí)現(xiàn)ZVS turn on很簡單,只需要在我們開啟管子前, Vds上的電壓為零就好,這樣Ids和Vds就沒有重疊了, turn on switching loss為零,沒有high di/dt, dv/dt問題,沒有ringing !那么如何實(shí)現(xiàn)ZVS turn on呢?

分兩種情況討論: 1為PWM converter , 2為resonant converter (諧振變換器)。

一、對于PWM converter ,就拿最簡單的兩個管子的half bridge (其實(shí)也就是buck converter )做例子。

對于half bridge實(shí)現(xiàn)ZVS turn on ,我們希望當(dāng)上管Q1開啟時電流是流進(jìn)switching node (vsw)的，也就是圖中電感電流為負(fù)值，當(dāng)下管Q2開啟時我們希望電流是流出switching node (vsw)的,也就是電感電流為正值。

為什么這樣就可以實(shí)現(xiàn)ZVS turn on了呢?我們就看上管Q1開啟過程。如果電感電流iL為負(fù),這時候我們先關(guān)閉Q2 ,這時候Q1還未開啟,在這個deadtime中il會chargeQ2的Coss ,使Vsw抬高到Vin ,當(dāng)然不能超過Vin ,因?yàn)镼1的body diode會導(dǎo)通,鉗位住Vsw到Vin ,這時候Q1的Vds就是Vin-Vsw=0 ,這時候我們開啟Q1就實(shí)現(xiàn)ZVS了。

同理對于Q2開啟時,如果電感電流為正,那么當(dāng)首先關(guān)閉Q1管時, Vsw就會被電感電流拉低到0 ,因?yàn)閕L>0, Q2的Coss會discharged到0 ,然后再開啟Q2 ,就可以達(dá)到ZVS了。

這里有一張其他Topology的PWM converter的波形圖,也和buck工作原理類似,大概可以看看基本原理,也就是電感電流為負(fù)時, Q1可以實(shí)現(xiàn)ZVS ,讓Vsw的ringing比較小。而當(dāng)電感電流為正時，實(shí)現(xiàn)不了ZVS , Vsw的ringing就比較大了。

二、對于resonant converter ,其實(shí)道理類似,我們也希望在我們開啟管子前, Vds上的電壓為零。那么對于resonant converter的half bridge ,我們希望看到的impedance為inductive ,也就是感性的,這樣switching node流出的電流I就會滯后于電壓V ,現(xiàn)在ZVS turn on。

這是因?yàn)槿绻娏鱅是滯后與電壓V的,這樣在Q1開啟之前電流I為負(fù)值就會charge Q2的Coss ,同時discharge Q1的Coss ,讓V到Vin ,這樣Q1就實(shí)現(xiàn)ZVS turn on了。Q2開啟之前,電流I為正，也會discharge Q2的Coss ,和charge Q1的Coss ,讓V到0 ,這樣Q2就實(shí)現(xiàn)ZVS了。

總結(jié)起來,要實(shí)現(xiàn)ZVS turn on,對于PWM ,需要電感電流為負(fù),而且需要足夠的deadtime ;對于resonant converter ,需要impedance為inductive ,而且也需要deadtime。

那么有人可能要問,對于PWM converter到底電感電流為多負(fù)? deadtime至少為多少可以保證ZVS ?對于resonant converter，impedance 到底為多少? deadtime為多少可以保證ZVS ?

要回答這個定量問題,其實(shí)是不那么簡單的。對于PWM converter ,參考quasi-square-wave ZVS buck converters ,我們是可以畫出state plane ,然后根據(jù)state plane圖的幾何關(guān)系定量分析出來的,但是非常繁瑣,常常是七八個三角函數(shù)等式求解。所以在設(shè)計(jì)上,就讓開關(guān)頻率小點(diǎn),電感值小點(diǎn),讓電感電流ripple足夠大,能達(dá)到負(fù)值就差不多了。

對于resonantconverter ,倒是可以簡單地通過積分方法,算出i與的積分,讓這個it積分大于Coss上的charge就行。比如已知impedance ,算出V與I的phase shift ,然后換算成時間td ,然后在td上對電感電流進(jìn)行積分,只要這個積分大于等于Coss*Vin就行了。

說了soft switching, ZVS這么多好處,談?wù)剆oft switching的弊端。

對于PWM converter可以看到為了實(shí)現(xiàn)ZVS ,減小了電感值,讓電感電流ripple變大,最終達(dá)到負(fù)值,實(shí)現(xiàn)了ZVS，但是付出的代價(jià)就是inductor current的RMS值變大,各個元器件的導(dǎo)通損耗( conduction loss )大,所以是犧牲了conduction loss換取switching loss和小ringing。

而且如果輸出電流越大,我們需要實(shí)現(xiàn)ZVS的難度更大,需要進(jìn)一步增大ripple ,造成RMS電流進(jìn)一步增大,很有可能得不償失,造成converter整體效率下降。

對于resonant converter ,在頻率很高的情況下,有時候需要讓impedance非常inductive ,也就是I滯后于V非常厲害才能有足夠的charge q來實(shí)現(xiàn)ZVS ,這其實(shí)也是變相降低了有功功率的傳輸,因?yàn)閂和I的phase lag比較大,造成了converter的circulating current比較大，RMS電流值增大,也是增大了conduction loss。

所以在設(shè)計(jì)或者考慮ZVS等soft switching時需要對系統(tǒng)有個整體loss的把握,在conduction loss和switching loss之間做好trade-off ,這樣才能設(shè)計(jì)出效率最高,最棒的converter。

審核編輯：湯梓紅