Verilog狀態機的類型
有限狀態機（Finite-State Machine，FSM），簡稱狀態機，是表示有限個狀態以及在這些狀態之間的轉移和動作等行為的數學模型。狀態機不僅是一種電路的描述工具，而且也是一種思想方法，在電路設計的系統級和 RTL 級有著廣泛的應用。
狀態機類型
Verilog 中狀態機主要用于同步時序邏輯的設計，能夠在有限個狀態之間按一定要求和規律切換時序電路的狀態。狀態的切換方向不但取決于各個輸入值，還取決于當前所在狀態。
狀態機可分為 2 類：Moore 狀態機和 Mealy 狀態機。
◆Moore 型狀態機
Moore 型狀態機的輸出只與當前狀態有關，與當前輸入無關。
輸出會在一個完整的時鐘周期內保持穩定，即使此時輸入信號有變化，輸出也不會變化。輸入對輸出的影響要到下一個時鐘周期才能反映出來。這也是 Moore 型狀態機的一個重要特點：輸入與輸出是隔離開來的。
◆Mealy 型狀態機
Mealy 型狀態機的輸出，不僅與當前狀態有關，還取決于當前的輸入信號。
Mealy 型狀態機的輸出是在輸入信號變化以后立刻發生變化，且輸入變化可能出現在任何狀態的時鐘周期內。因此，同種邏輯下，Mealy 型狀態機輸出對輸入的響應會比 Moore 型狀態機早一個時鐘周期。
◆狀態機設計流程
根據設計需求畫出狀態轉移圖，確定使用狀態機類型，并標注出各種輸入輸出信號，更有助于編程。一般使用最多的是 Mealy 型 3 段式狀態機，下面用通過設計一個自動售賣機的具體實例來說明狀態機的設計過程。
自動售賣機
◆自動售賣機的功能描述如下。
飲料單價 2 元，該售賣機只能接受 0.5 元、1 元的硬幣。考慮找零和出貨。投幣和出貨過程都是一次一次的進行，不會出現一次性投入多幣或一次性出貨多瓶飲料的現象。每一輪售賣機接受投幣、出貨、找零完成后，才能進入到新的自動售賣狀態。
◆該售賣機的工作狀態轉移圖如下所示，包含了輸入、輸出信號狀態。
其中，coin = 1 代表投入了 0.5 元硬幣，coin = 2 代表投入了 1 元硬幣。
狀態機設計：3 段式（推薦）
◆狀態機設計如下。
(0) 首先，根據狀態機的個數確定狀態機編碼。利用編碼給狀態寄存器賦值，代碼可讀性更好。
(1) 狀態機第一段，時序邏輯，非阻塞賦值，傳遞寄存器的狀態。
(2) 狀態機第二段，組合邏輯，阻塞賦值，根據當前狀態和當前輸入，確定下一個狀態機的狀態。
(3) 狀態機第三代，時序邏輯，非阻塞賦值，因為是 Mealy 型狀態機，根據當前狀態和當前輸入，確定輸出信號。
// vending-machine
// 2 yuan for a bottle of drink
// only 2 coins supported: 5 jiao and 1 yuan
// finish the function of selling and changing
module vending_machine_p3 (
input clk ,
input rstn ,
input [1:0] coin , //01 for 0.5 jiao, 10 for 1 yuan
output [1:0] change ,
output sell //output the drink
);
//machine state decode
parameter IDLE = 3'd0 ;
parameter GET05 = 3'd1 ;
parameter GET10 = 3'd2 ;
parameter GET15 = 3'd3 ;
//machine variable
reg [2:0] st_next ;
reg [2:0] st_cur ;
//(1) state transfer
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
st_cur <= 'b0 ;
end
else begin
st_cur <= st_next ;
end
end
//(2) state switch, using block assignment for combination-logic
//all case items need to be displayed completely
always @(*) begin
//st_next = st_cur ;//如果條件選項考慮不全，可以賦初值消除latch
case(st_cur)
IDLE:
case (coin)
2'b01: st_next = GET05 ;
2'b10: st_next = GET10 ;
default: st_next = IDLE ;
endcase
GET05:
case (coin)
2'b01: st_next = GET10 ;
2'b10: st_next = GET15 ;
default: st_next = GET05 ;
endcase
GET10:
case (coin)
2'b01: st_next = GET15 ;
2'b10: st_next = IDLE ;
default: st_next = GET10 ;
endcase
GET15:
case (coin)
2'b01,2'b10:
st_next = IDLE ;
default: st_next = GET15 ;
endcase
default: st_next = IDLE ;
endcase
end
//(3) output logic, using non-block assignment
reg [1:0] change_r ;
reg sell_r ;
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
change_r <= 2'b0 ;
sell_r <= 1'b0 ;
end
else if ((st_cur == GET15 && coin ==2'h1)
|| (st_cur == GET10 && coin ==2'd2)) begin
change_r <= 2'b0 ;
sell_r <= 1'b1 ;
end
else if (st_cur == GET15 && coin == 2'h2) begin
change_r <= 2'b1 ;
sell_r <= 1'b1 ;
end
else begin
change_r <= 2'b0 ;
sell_r <= 1'b0 ;
end
end
assign sell = sell_r ;
assign change = change_r ;
endmodule