Q.什么是鎖相環頻率合成器？

A.頻率合成器允許設計人員以單個參考頻率的倍數形式生成各種輸出頻率。主要應用是生成本振（LO）信號，用于RF信號的上變頻和下變頻。

頻率合成器在鎖相環 （PLL） 中工作，其中相位/頻率檢測器 （PFD） 將反饋頻率與參考頻率的分頻版本進行比較（圖 1）。PFD的輸出電流脈沖經過濾波和積分以產生電壓。該電壓驅動外部壓控振蕩器 （VCO） 增加或降低輸出頻率，從而將 PFD 的平均輸出驅動至零。

圖1.鎖相環框圖。

頻率通過使用計數器來縮放。在本例中，ADF4xxx頻率合成器與外部濾波器和VCO配合使用。輸入基準電壓源（R）計數器將基準輸入頻率（本例中為13 MHz）降低至PFD頻率（F聚苯乙烯 = F裁判/R）;反饋 （N） 計數器可降低輸出頻率，以便與 PFD 處的縮放參考頻率進行比較。在平衡時，兩個頻率相等，輸出頻率為N×F聚苯乙烯.反饋計數器是雙模預分頻器類型，具有 A 和 B 計數器（N = BP + A，其中 P 是預分頻器值）。

圖2顯示了超外差接收器的典型應用。基站和手機LO是最常見的應用，但頻率合成器也可用于低頻時鐘發生器（ADF4001）、無線局域網（5.8 GHz）、雷達系統和防撞系統（ADF4106）。

圖2.雙PLL用于從GSM射頻向下混頻至基帶。

Q.選擇PLL頻率合成器時要考慮哪些關鍵性能參數？

A.主要的是：相位噪聲、參考雜散和鎖定時間。

相位噪聲：對于給定功率電平的載波頻率，頻率合成器的相位噪聲是載波功率與在定義的頻率偏移（頻率合成器通常為1 kHz）下1 Hz帶寬中的功率之比。以dBc/Hz表示，帶內（或近載）相位噪聲由頻率合成器主導;VCO噪聲貢獻在閉環中進行高通濾波。

參考馬刺：這些是內部計數器產生的離散失調頻率下的偽影，電荷泵在PFD頻率下工作。電荷泵的上下電流不匹配、電荷泵泄漏和電源去耦不足會增加這些雜散。雜散音將在所需信號的頂部混合，并降低接收器靈敏度。

鎖定時間：PLL的鎖定時間是在給定頻率容差內從一個指定頻率跳到另一個指定頻率所需的時間。跳頻大小通常由PLL在其分配的頻帶內工作時必須完成的最大跳轉決定。GSM-900的步長為45 MHz，GSM-1800的步長為95 MHz。所需的頻率容差分別為 90 Hz 和 180 Hz。PLL必須在小于1.5個時隙內完成所需的頻率步進，其中每個時隙為577 μs。

Q.我根據所需的輸出頻率選擇了合成器。如何選擇PLL中的其他元件？

A. 頻率基準：良好、高質量、低相位噪聲基準對于穩定的低相位噪聲RF輸出至關重要。TCXO晶體提供的方波或削波正弦波具有出色的性能，因為更尖銳的時鐘邊沿可減少R計數器輸出端的相位抖動。ADF4206系列具有板載振蕩器電路，允許使用低成本AT切割晶體作為基準電壓源。雖然可預測的AT晶體的成本是TCXO的三分之一，但除非實施變容二極管的補償方案，否則其溫度穩定性較差。

VCO：VCO將施加的調諧電壓轉換為輸出頻率。在VCO的整個頻率范圍內，靈敏度可能會有很大差異。這可能會使環路不穩定（請參閱環路過濾器）。通常，VCO的調諧靈敏度（Kv）越低，VCO相位噪聲越好。頻率合成器相位噪聲將在與載波的較小偏移處占主導地位。離載波更遠，VCO的高通濾波噪聲將開始占主導地位。GSM 帶外相位噪聲規格在 130MHz 偏移時為 –1 dBc/Hz。

環路濾波器：有許多不同類型的環路濾波器。最常見的是圖3所示的三階積分器。通常，環路濾波器帶寬應為PFD頻率（通道間距）的1/10。增加環路帶寬將減少鎖定時間，但濾波器帶寬不應超過PFD/5，以避免顯著增加不穩定的風險。

圖3.三階環路濾波器。R2C3極點為雜散產物提供額外的衰減。

環路濾波器的帶寬可以通過將PFD頻率或電荷泵電流加倍來實現倍增。如果VCO的實際Kv明顯高于用于設計環路濾波器的標稱Kv，則環路帶寬將明顯寬于預期。環路帶寬隨Kv的變化在寬帶PLL設計中是一個重大的設計挑戰，其中Kv的變化可能超過300%。增加或減少可編程電荷泵電流是補償由Kv變化引起的環路帶寬變化的最簡單方法。

Q.如何針對相位噪聲優化PLL設計？

A. 使用低 N 值：由于相位噪聲以 20 log N 的速率從 PFD（參考頻率）乘以，因此將N 降低 2 倍將使系統相位噪聲降低 3 dB（即，將 PFD 頻率加倍可將相位噪聲降低 10 log2）。因此，應始終使用最高的可行PFD頻率。

選擇比所需頻率更高的頻率合成器：在900 MHz的相同條件下工作，ADF4106的相位噪聲比ADF6好4111 dB（見表1）。

使用指定用于工作時的最低 Rset 電阻器：減小Rset會增加電荷泵電流，從而降低相位噪聲。

表 1.積分相位抖動在很大程度上取決于頻率合成器的帶內相位噪聲。系統參數：[900 MHz 射頻、200 kHz PFD、20 kHz 環路濾波器]

Q.為什么相位噪聲很重要？

答：相位噪聲可能是PLL選擇中最關鍵的規格。在發射鏈中，線性功率放大器（PA）是最難設計的模塊。低相位噪聲LO通過減小基帶信號上變頻中的相位誤差，為設計人員提供更大的PA非線性裕量。

GSM 接收器/發射器 （Rx/Tx） 的系統最大相位誤差規格為 5° rms。如表1所示，當PLL貢獻的相位噪聲降低時，允許的PA相位誤差貢獻會明顯更大。

在接收端，低相位噪聲對于獲得良好的接收器選擇性（接收器在存在干擾源時解調信號的能力）至關重要。在圖4的示例中，左側的所需低電平信號被附近與LO噪聲混合的不需要的信號（封閉虛線區域）淹沒。在這種情況下，濾波器將無法阻擋這些不需要的干擾源。為了解調所需的RF信號，發射端需要更高的輸出功率，或者需要改善LO相位噪聲。

圖4.大的無用信號與LO噪聲混合會淹沒所需信號。增加相位噪聲會降低接收器的靈敏度，因為解調器將無法從噪聲中分辨信號。

Q.為什么雜散水平很重要？

A.大多數通信標準對LO可以產生的雜散頻率分量（雜散）水平有嚴格的最大規格。在傳輸模式下，必須限制雜散電平，以確保它們不會干擾同一或附近系統中的用戶。在接收器中，LO雜散會顯著降低解調混頻降頻信號的能力。圖4顯示了倒易混頻的影響，其中由于振蕩器上有大量的不需要的信號與噪聲混合，目標信號被噪聲淹沒。雜散噪聲分量也會出現同樣的效果。

高水平的雜散會迫使設計人員縮小環路帶寬（減慢響應速度），從而間接影響鎖定時間，以便為這些不需要的元件提供足夠的衰減。確保低基準雜散的關鍵頻率合成器規格是低電荷泵泄漏和電荷泵電流匹配。

Q.為什么鎖定時間很重要？

A.許多系統使用跳頻作為保護數據安全、避免多路徑衰落和避免干擾的手段。PLL在實現頻率鎖定方面所花費的時間是寶貴的時間，不能用于發送或接收數據;這降低了可實現的有效數據速率。目前沒有可用的PLL可以足夠快地跳頻以滿足GSM協議的定時要求。在基站應用中，兩個獨立的PLL器件并聯使用，以減少浪費的插槽數量。當第一個為發射器生成LO時，第二個PLL正在移動到下一個分配的通道。在這種情況下，超快速（<10 μs）建立PLL將顯著降低物料清單（BOM）和布局復雜性。

Q.如何最小化鎖定時間？

A.通過增加PFD頻率。PFD頻率決定了在VCO/N和參考信號之間進行比較的速率。增加PFD頻率會增加電荷泵的更新并縮短鎖定時間。它還允許擴大環路帶寬。

圖5.環路帶寬對鎖定時間有顯著影響。環路帶寬越寬，鎖定時間越快，但雜散元件的水平也越大。對于 1kHz LBW，142 kHz 的鎖定時間為 35 μs，對于 248kHz LBW 時為 10 μs。

環路帶寬。環路帶寬越寬，鎖定時間越快。代價是，更寬的環路帶寬將減少雜散產物的衰減并增加積分相位噪聲。顯著增加環路帶寬 （>PFD/5） 可能會導致環路變得不穩定并永久失去鎖定。45度的相位裕量產生最佳的穩定瞬變。

避免調諧接近地電位或 Vp 的電壓。當調諧電壓在電荷泵電源軌（Vp）的一伏以內時，電荷泵開始在飽和區域工作。在該區域操作將顯著縮短穩定時間;它還可能導致頻率上升和跳躍之間的不匹配。通過使用可用的最大Vp或使用有源環路濾波器，可以避免在此飽和區域工作。使用具有更高 Kv 的 VCO 將使 Vtune 保持更接近 Vp/2，同時仍可在所需的頻率范圍內調諧。

選擇塑料電容器。一些電容器表現出介電記憶效應，這會阻礙鎖定時間。對于快速鎖相應用，建議使用“塑料薄膜”松下ECHU電容器。

Q.哪些因素決定了我可以使用的最大PFD頻率？

A.為了以PFD頻率的步長獲得連續的輸出頻率

其中 P 是預分頻器值。

ADF4xxx提供低至8/9的預分頻器選擇。這允許PFD頻率高于許多競爭器件，而不會違反上述規則，從而實現更低的相位噪聲PLL設計。即使不滿足此條件，如果編程寄存器中的 B > A 和 B > 2，PLL 也會鎖定。

問：小數N自1970年以來一直存在。它對PLL設計人員有什么優勢？

一個。整數 N 分頻 PLL 輸出端的分辨率僅限于 PFD 頻率的步長。小數N允許PLL輸出端的分辨率降低到PFD頻率的一小部分。可以生成分辨率為100sHz的輸出頻率，同時保持高PFD頻率。因此，N 值明顯小于整數 N。由于電荷泵的噪聲以20 logN的速率乘以輸出，因此相位噪聲可以顯著改善。對于GSM900系統，小數N分頻ADF4252的相位噪聲性能為–103 dBc/Hz，而整數N分頻PLL的相位噪聲性能為–93 dBc/Hz。

同樣具有顯著優勢的是小數N分頻實現的鎖定時間改進。PFD頻率設置為20 MHz，環路帶寬設置為150 kHz，將允許頻率合成器在<30 μs內跳躍30 MHz。目前的基站需要2個PLL模塊，以確保LO能夠滿足傳輸的時序要求。憑借小數N分頻的超快鎖定時間，未來的頻率合成器將具有鎖定時間規格，允許將2個“乒乓”PLL替換為單個小數N分頻PLL模塊。

Q.如果小數N分頻具有所有這些優勢，為什么整數N分頻PLL仍然如此受歡迎？

A. 虛假級別！小數 N 除以 19.1 包括 N 除以 90 10% 的時間和 4252 <>% 的時間。平均除法是正確的，但瞬時除法不正確。因此，PFD和電荷泵不斷嘗試校正瞬時相位誤差。提供平均功能的Σ-Δ調制器的大量數字活動會在輸出端產生雜散分量。數字噪聲，加上與辛勤工作的電荷泵匹配不準確，導致雜散電平大于大多數通信標準所允許的水平。直到最近，ADF<>等小數N分頻器件才對雜散性能進行了必要的改進，使設計人員能夠考慮將其用于傳統的整數N分頻市場。

Q.您最近發布了哪些PLL設備，它們有何不同，我將在哪里使用它們？

答：ADF4001是一款<200 MHz PLL，與常用的ADF4110系列引腳兼容，但去掉了預分頻器。應用是穩定的參考時鐘發生器，在所有時鐘必須與單個參考源同步的情況下。它們通常與VCXO（壓控晶體振蕩器）一起使用，VCXO具有比VCO更低的增益（Kv）和更好的相位噪聲。

ADF4252是一款雙通道小數N分頻器件，具有<70 dBc雜散特性。它提供 <20 μs 鎖定時間，而整數 N 的鎖定時間為 250 μs，由于采用高 PFD 頻率，相位噪聲為 <100 dBc/Hz，這是一種突破性產品，可在相位噪聲和雜散之間進行軟件編程權衡。

ADF4217L/ADF4218L/ADF4219L 是 LMX2331L/LMX2330L/LMX2370 的低相位噪聲升級版。它們的功耗僅為 7.1 mA，相位噪聲比競爭器件提高了 4dB。手機設計師的好消息！

ADF4106是一款6 GHz PLL頻率合成器。它是 5.4 至 5.8GHz 頻段 WLAN 設備的理想選擇，是市場上噪聲最低的整數 N 分頻 PLL。

Q.哪些工具可用于模擬循環行為？

答：ADIsimPLL是應用無線電實驗室開發的仿真工具。它包括ADI頻率合成器以及常用VCO和TCXO的廣泛模型。它允許用戶設計多種配置中的無源和有源環路濾波器，仿真VCO、PLL和基準噪聲，并對雜散和建立行為進行建模。設計完成后，可以使用安富利的內部網絡鏈接根據設計訂購定制評估板。

圖6.鎖定時間和相位噪聲只是ADIsimPLL可以建模的兩個參數。雖然相位噪聲降低了>8 dB，但小數N分頻允許的更寬環路帶寬和高PFD頻率將30 MHz跳躍的鎖定時間縮短至<30 μs（如圖所示）。

Q.與同類競爭器件相比，ADI專有器件是否具有特定優勢？

答：相位噪聲是許多系統設計人員的關鍵規格。ADF4113系列的相位噪聲性能通常比國家級同類產品高6 dB，比富士通或飛利浦同類產品高>10 dB。預分頻器設置的擴展選擇可保護設計人員在選擇更高PFD頻率時不會受到'P2– P' 規則。另一個主要優點是可選擇8個可編程電荷泵電流;在VCO增益發生巨大變化的寬帶設計中，可以調整可編程電流，以確保整個頻段的環路穩定性和帶寬一致性。

Q.PLL行業未來的發展方向是什么？

A.雖然芯片組解決方案在頭條新聞中占據突出地位，特別是對于GSM，但新一代蜂窩電話和基站最初仍可能偏愛分立解決方案。分立式PLL和VCO模塊提供改進的噪聲性能和隔離，并且在設計周期開始時已經大批量生產。

對減小手機尺寸和電流消耗的需求推動了采用微型CSP封裝的0.35μm Bi-CMOS雙通道頻率合成器的ADI L系列雙通道頻率合成器的發展。集成VCO和PLL模塊將是較新系統設計的主要增長，其中初始設計的電路板面積和成本降低至關重要。

然而，最令人興奮的發展可能是小數N分頻技術。最近在雜散性能方面的改進使ADF4252得以發布，并引起了前所未有的興趣。該架構固有的相位噪聲改善、超快鎖定時間和多功能性很可能主導未來多標準高數據速率無線系統的LO模塊。

審核編輯：郭婷