AD5532 32通道、14位電壓輸出數模轉換器可用于DAC模式（用于訪問數字數據的多個模擬表示）或無限采樣保持（ISHA）模式（用于存儲和訪問模擬數據的模擬表示）。DAC具有14位單調性，但積分非線性度僅為±0.39%。本文介紹如何校準DAC以提供14位性能。

圖1.AD5532 功能框圖

在DAC模式下，選定的DAC寄存器通過3線串行接口寫入;然后更新該DAC的模擬輸出（VOUT），以反映DAC寄存器的新內容。DAC選擇通過五個地址位A0-A4完成。基準電壓源、施加OFFS_IN引腳的電壓和輸出放大器的增益共同決定了AD5532的輸出范圍。

在ISHA模式下，輸入電壓VIN被采樣并轉換為數字字。在采集期間，所選（第n個）輸出緩沖器（增益和失調級）的同相輸入與VIN相連，以避免瞬態雜散輸出，而第n個DAC獲取正確的代碼，該步進最大完成16 μs。然后，更新后的DAC輸出連接到第n個輸出緩沖器的同相輸入，并控制其輸出電壓。由于通道輸出電壓實際上是具有固定輸入的DAC的輸出，因此沒有與之相關的壓降。只要保持器件的電源，輸出電壓將保持恒定，直到再次尋址該通道。

由于輸出放大器的裕量限制，模擬輸出限制在VSS + 2 V至VDD – 2 V的范圍內。該器件的工作電壓為 AVCC = 5 V ±5%，DVCC = 2.7 V 至 5.25 V，VSS = –4.75 V 至 –16.5 V，VDD = 8 V 至 16.5 V;它要求REF_IN上有一個穩定的+3 V基準電壓源，OFFS_IN上也需要一個失調電壓。

在DAC工作模式下，AD5532的DAC保證單調至14位（差分非線性<1 LSB），因此非常適合閉環控制應用。然而，精度受到節省空間的字符串DAC架構的限制。DAC的指定積分非線性（INL）誤差為滿量程（典型值為0.39%）的0.15%最大值，或64位器件中24位（典型值為5.14）的最低有效位。因此，我們可以說，最差情況下的DAC積分線性度與8位器件相當，即使它具有14位分辨率。

這種最差情況性能水平對于許多應用來說是可以接受的，特別是考慮到AD5532可以隨時經濟、緊湊地存儲和讀出32個模擬數據點，分辨率為百萬分之61。但是，在許多應用中，盡管這種性能至關重要，但也需要更高的精度。本文旨在展示一種校準AD5532以實現全14位性能的方法，每個DAC最多只有256個校準系數（128個數據點），使用控制器和最多8，192個內存插槽。圖 2 顯示了可以獲得的改進類型。

圖2.在128°C下對典型AD5532通道進行25點校準時，未校準線性誤差與校準后線性誤差的比較。

下面介紹基本的DAC架構和校準方法，可以輕松實現1 LSB的INL誤差水平。

數字轉換器架構

通用串式DAC是最古老、最簡單的DAC電路概念之一。電阻串DAC方案在設計上本質上是單調的，具有簡單、小尺寸（每個電阻器）和低功耗的特點。但一個主要缺點是 2N需要電阻才能直接實現它，例如，16位的384，14。為了減少電阻數量和芯片尺寸，AD5532集成了兩個128電阻串（7位）——一個主串DAC用于7個更高有效位，另一個7位子串DAC。基本架構如圖3所示（美國專利5，969，657）。子串DAC橫跨主串，始終與其中一個主串電阻并聯。

圖3.通用字符串 DAC 架構。

直接乘法電位計式阻性DAC由于子串與主串并聯的可變負載而遭受步長非線性的影響。但在AD5532等DAC中，子串的負載在所有電平上都是相同的，并且不是作為主要誤差源，而是作為DAC傳遞函數的特征。子字符串加載錯誤為 1 LSB。

AD5532 DAC采用上述架構，由一個7位串主DAC（128個電阻）和一個7位串子DAC（127個電阻）組成，用于橋接主DAC的各個電阻。積分非線性誤差（INL）由主DAC電阻的匹配決定。子DAC提供傳遞函數的較低127個代碼。子DAC的線性度可以用分段線性段近似。

DAC傳遞函數：

AD5532上的主DAC通常從DACGND提升50 mV（通過DAC底部的電阻）。因此，DAC的底部通常為50 mV，而DAC的頂部通常為V裁判.圖4顯示了如何推導單個通道的標稱DAC傳遞函數。

圖4.AD5532 DAC等效電路

適用于AD5532的標準DAC傳遞函數為：

其中：

N = 十進制 DAC 代碼值 （0

Vref_top= Vref 和 Vref_bottom= 50 mV （典型值）

然后，輸出級放大并偏移Vdac輸出，如下所示：

其中：

增益通常為3.52，Voffs_In是用戶編程的任何值。

對于 Voffs_In = 0 且 Vref = 3 V

輸出電壓（零碼）= 3.52 * 50mV = 176 mV （典型值）

Vout（中間電平）= 3.52 *1.525V = 5.368 V （典型值）

Vout（滿量程）= 3.52 * 3V = 10.56V （典型值）

校準方案：

如上所述，該校準方案適用于AD5532系列中的所有器件。整個INL曲線可以被認為是128個分段線性段 - 對應于上弦電阻值的偏差 - 然后在下弦中線性插值。由于上部電阻串中的小電阻偏差（在14位電平上產生顯著的非線性）會因通道和器件而異，因此不存在“典型”INL曲線;每個DAC都需要單獨校準。此處概述的校準方案使用每個段中校正值的 Mx + C 近似值生成對較低 128 個代碼的校正。C 是段開頭所需的校正，M 是到下一段開頭的存儲斜率，x 是對應于給定 7 位代碼的模擬比率。

因此，用戶可以通過測量每個上部 128 個代碼的期望值與實際值之間的差異 C，計算增量斜率 （M），并將每個 128 點間隔的兩個值存儲在內存中來開發校準表，如圖 5 所示。然后，在運行時，從上7位確定段，從而確定C&M，計算由下7位確定的插值，并將校正應用于DAC輸入。

圖5.使用DAC段對傳遞函數進行線性化。

每校準128個代碼（即每個段）會將1位電平的INL誤差從未校準DAC的最壞情況±14 LSB降至±64 LSB以下。如果所有校正數據必須存儲在少于 8192 個字的內存中，則可以通過將校準間隔增加到 256 或 512 個點來減少校準點的數量，但這會降低整體積分線性度。

圖6是校準前AD5532 DAC通道的線性誤差曲線圖，典型值為10位量級。在所有這些圖中，Y軸表示以LSB表示的線性誤差（1 LSB = 61 ppm），而X軸是加載到DAC的14位代碼。

圖6.AD5532 預校準線性曲線圖

圖7顯示了實施上述128點校準后同一通道上的非線性誤差。可以看出，INL誤差現在在±1 LSB范圍內。

圖7.128點校準后的校準后線性誤差。

圖6和圖7中的曲線為25°C。 附錄A顯示了在40°C下實施85點校準方案后，在–128°C和+25°C時的線性誤差。 最壞情況下的誤差似乎是25°C時的兩倍左右。

如上所述，也可以使用較少數量的校準點來實現校準。附錄B顯示了使用較少校準點導致的線性誤差增加。

硬件實現

圖8所示為使用AD5532的典型硬件實現方案。通常，控制器直接寫入AD5532，提供尋址和計算校準數據輸入值，以更新相關通道。

圖8.典型的硬件實現。

校準方案需要添加一個存儲器塊來存儲DAC傳遞函數中每個段的M和C校準數據。使用128點校準方案，每個DAC需要存儲256個校準系數。

校準完整的AD5532需要存儲8192個系數。就內存大小而言，斜率系數（M）通常需要6位，偏移系數（C）也需要大約6位。如上文和附錄 B 中所述，可以以犧牲準確性為代價來減小所需的內存大小。

在將數據寫入特定DAC時，控制器獲取輸入代碼并進入存儲器，以獲取輸入代碼定義的段的相關M和C系數。然后，控制器執行線性插值，以確定要寫入DAC的正確代碼。

結論

使用簡單的插值方案，可以顯著提高AD5532系列DAC產品的線性度性能。

我們已經證明，在14°C下進行128點校準后，可以實現25位線性度性能。 預校準線性度通常為8至10位。

升級現有AD5532以提高具有計算能力的系統的性能，只需能夠生成校準信息并提供存儲模塊來存儲校準系數。

附錄A.在25°C下校準后其他溫度下的線性度。

圖A1顯示了128°C下在單個AD5532通道上進行25點校準后的未校準線性度性能和校準后線性誤差。 圖A2和A3顯示了在25°C下校準后的性能與溫度的關系。 這些圖顯示了LSB與數字輸入代碼（x軸）的線性誤差（Y軸）。

圖 A1， 2， 3.AD5532未校準線性誤差和在128°C、–25°C和40°C下進行85點校準后的線性度有所改善。 請注意 A2 和 A3 的比例變化。

附錄 B. 校準點較少的可實現性能

通過實施5532點校準方案，可以合理努力實現校準AD128的最佳性能。為了減少校準時間和內存要求，可以減少校準點的數量，但會犧牲整體精度。圖B1、2、3、4中包含的曲線將預校準誤差與使用128、64、32和16個校準點（25°C）實現的連續減少的改進進行了比較。

圖 B1、2、3、4。AD5532的線性度性能無需校準，并在128°C下分別進行64、32、16和25點校準。

審核編輯：郭婷