Allegro和 Sigrity 軟件最新發布了一系列的產品更新（SPB17.4 QIR4 release）。我們將通過實例講解、視頻演示讓您深入了解 Allegro PCB Editor、Allegro System Capture、Allegro Package Designer Plus（本期內容）、Sigrity Aurora、Sigrity SystemSI（本期內容）、Sigrity SystemPI等產品的新功能及用法，助力提升設計質量和設計效率。

Cadence Sigrity SystemSI 的模塊化設計允許用戶方便地搭建任意拓撲，支持最新的 IBIS/Spice/ TouchStone/IBIS-AMI 模型。

Sigrity SystemSI 可以對高速串行通道進行眼圖和誤碼率分析，對系統中的任意參數進行掃描，得到最優化配置，并且集成了 PCI-E、SATA 等工業標準，直接對仿真結果進行判別。

Sigrity SystemSI 可以對整個 DDR 系統進行準確的 SSN 分析，集成 JEDEC 標準，自動為用戶量測 SI 參數，并以此為基礎，進行自動化時序分析。

面對 10Gbps 以上的高速通道傳輸的通訊信號，我們大多數會采用差分方式設計，這樣可以持續更快速地傳輸大比特量數據。

Sigrity SystemSI 的高速串行和并行模塊，可以適應高速信號傳輸通道的標準分析流程，支持 AMI 算法建模接口，能夠更高效地創建發送端和接收端模型，同時內部的參數定義方式將芯片設計和業界高速傳輸標準（DDR/HDMI/USB/PCI-E等）以流程化的方式提供給用戶，最終滿足用戶對系統總體 BER 的預測，并判斷抖動、噪聲是否都在指定的容限內，實現更簡單易用的流程化操作。

Sigrity SystemSI

系統信號仿真亮點——

2#為GDDR6 接口增加基于 JEDEC 自動化分析功能

Wbench_SPB17.4_QIR4 更新之后，Sigrity SystemSI 可以支持為 GDDR6 接口增加基于 JEDEC 協議的自動化分析功能。接下來使用一個 DDR 的例子來說明 GDDR6 分析流程及內存塊支持多個模型等功能。

實例講解 · 圖文版

1

之前版本中拓撲的內存塊僅支持分配相同的 IBIS 模型文件，現在的版本中不同位號的內存塊可以分配給不同的 IBIS 型號，相當于不同的內存可以使用不同公司/廠商的 IBIS 模型文件。

2

拓撲中不同組的內存塊可以分配不同的 IBIS 組件模型文件。

3

檢查內存仿真模塊之間的電氣連接，檢查互連信號發送接收的數據完整度。

4

設置控制器模型參數、數據速率、信號周期以及發送和接收端的 IBIS 模型。

5

設置參數完成以后，執行仿真可以看到仿真完成后的結果波形數據。

6

調用新增加的 GDDR6 接口模板分析波形數據。

7

支持生成 GDDR6 基于 JEDEC 自動化分析功能的報告。

8

支持生成 GDDR6 基于JEDEC 自動化分析功能的報告。

9

支持生成 GDDR6 基于JEDEC 自動化分析功能的報告。